[发明专利]DLL电路及其控制方法

说明书

对相关专利申请的交叉引用

本申请要求2007年1月24日在韩国知识产权局提交的韩国专利申请No.10-2007-0007371的权益，其全部公开内容通过引用结合于此。

技术领域

本发明涉及一种延迟锁定回路(DLL，Delay Locked Loop)电路及其控制方法，具体地，涉及一种可精确地输出具有改善的占空比品质的时钟的DLL电路及其控制方法。

背景技术

一般而言，DLL电路用于供应内部时钟，该内部时钟的相位比通过转换外部时钟所获得的参考时钟早一预定时间。产生该内部时钟以允许具有相当高集成密度的半导体存储设备如同步DRAM(SDRAM)等与外部时钟同步地进行操作。

更具体而言，时钟输入缓冲器接收外部时钟并输出内部时钟。此时，内部时钟的相位由时钟输入缓冲器自外部时钟延迟一预定时间。内部时钟的相位另外由半导体集成电路中的延迟元件所延迟，然后传送到数据输出缓冲器。随后，该内部时钟控制该数据输出缓冲器以输出数据。

因此，输出数据与外部时钟相比较被延迟了相当多的时间。外部时钟的相位与输出数据相交错。

为了解决此问题，使用了DLL电路。DLL电路将内部时钟的相位调整为比外部时钟早一预定时间。因此，输出数据与外部时钟相比并未延迟。也就是说，DLL电路接收外部时钟，并产生相位比外部时钟早一预定时间的内部时钟。

在半导体存储设备如DDR(双数据速率)SDRAM中，使用双回路型DLL电路以产生上升时钟及下降时钟。该DLL电路包括相位混合器，其将由延迟线路所输出的时钟的占空比调整到50％。该DLL电路包括反馈线路，每个反馈线路具有延迟线路、延迟建模单元及相位比较器。每个延迟线路在操作模式设定单元的控制下执行粗延迟操作及细延迟操作。

在根据相关技术的DLL电路(其包括双回路，并使用相位混合器来控制时钟的占空比)中，无法精确地产生具有预定占空比的时钟。相位混合器具有在其上拉部提供的多个驱动器、在其下拉部提供的多个驱动器以及驱动部，该驱动部被提供用以驱动在上拉部与下拉部之间的节点处形成的电压。相位混合器中提供的多个驱动器的驱动能力可根据PVT(压力、电压及温度)的改变而改变。当上拉部与下拉部的驱动器之间的驱动能力由于PVT的改变而出现差异时，如果在上拉部与下拉部之间的节点处形成的电压的电平改变，则该节点上的电压主要受上拉部或下拉部之一的驱动能力所影响。因此，无法精确地产生具有预定占空比的时钟。此外，当低频时钟信号输入到该DLL电路时，需要更为精确的占空比校正操作，但该DLL电路无法执行这种占空比校正操作。

然而，根据相关技术的DLL电路包括两个反馈回路，每个回路具有用于控制相位混合器的电路。因此，组件放置的面积不会很小。另外，在低频时钟信号输入到该DLL电路的情况下，相位混合器需要具有大量的元件。因此，由组件放置的面积来看，根据相关技术的DLL电路存在问题，且因此各个组件的功率消耗变高。结果，无法容易地实现半导体集成电路的低功率消耗及高集成密度。

发明内容

本发明的实施例提供一种DLL电路及其控制方法，所述DLL电路输出具有改善的占空比品质的时钟。

本发明的一个实施例提供一种DLL电路，其包括：占空比检测单元，配置成检测上升时钟的占空比和下降时钟的占空比，由此输出占空比检测信号；校正控制单元，配置成接收占空比检测信号，并响应于占空比检测信号来产生校正控制信号；以及占空比校正单元，配置成接收校正控制信号，响应于校正控制信号来校正内部时钟的占空比，由此输出参考时钟。

本发明的另一实施例提供一种DLL电路，其包括：占空比校正单元，配置成根据上升时钟的占空比和下降时钟的占空比来校正内部时钟的占空比，由此输出参考时钟；以及相位混合单元，配置成接收上升时钟和下降时钟，并根据占空比校正单元的操作是否受限来选择性地混合上升时钟的相位和下降时钟的相位。

本发明的又一实施例提供一种控制DLL电路的方法，其包括：检测上升时钟的占空比和下降时钟的占空比；基于所述检测占空比来输出占空比检测信号；响应于占空比检测信号来产生校正控制信号；响应于校正控制信号来校正内部时钟的占空比；以及基于所述校正占空比来输出参考时钟。

本发明的另一实施例提供一种控制DLL电路的方法，其包括：根据上升时钟的占空比和下降时钟的占空比来校正内部时钟的占空比；基于所述校正占空比来输出参考时钟；以及根据校正内部时钟的占空比的操作是否受限来选择性地混合上升时钟和下降时钟。

附图说明