[发明专利]半导体器件

说明书

本申请基于日本专利申请NO.2006-249813，通过引用将其内容结合在此。

技术领域

本发明涉及一种半导体器件。

背景技术

例如，日本特开专利申请公开No.2000-252468和日本特开专利申请公开No.2006-60184已经一种公开了具有槽栅结构的常规半导体器件。在上述半导体器件中，栅电极和覆盖栅电极的绝缘膜掩埋在沟槽中。

图9是示出日本特开专利申请公开No.2000-252468中描述的半导体器件的截面图。在半导体器件100中，N型漏区102，和P型阱区103顺序层叠在N+型半导体主体(body)101上。硅主体101和漏区102两者均操作作为MOSFET的漏极。阱区103的表面层的一部分是P+型重掺杂的体区104。半导体主体101、漏区102、阱区103以及重掺杂的体区104形成半导体衬底110。

沟槽111形成在半导体衬底110中。栅电极112和设置在其上的绝缘膜113掩埋在沟槽111中。绝缘膜114和绝缘膜115分别设置在栅电极112下和侧面上。N+型源区116形成在沟槽111和上述重掺杂的体区104之间。源区116与半导体主体101、漏区102、阱区103、绝缘膜115和栅电极112一起形成MOSFET。源区116连接到设置在半导体衬底110上的金属层117。

图10是示出在日本特开专利申请公开No.2006-60184中公开的半导体器件的截面图。图9示出垂直于沟槽纵向的截面。另一方面，图10示出与其平行的截面。在半导体器件200中，N-型外延层202形成在N型硅主体201上。P型阱区203形成在外延层202的表面的一部分中。硅主体201、外延层202和阱区203形成半导体衬底210。

也在上述半导体衬底210中形成沟槽211。栅电极212掩埋在沟槽211中。当栅电极212被容纳在沟槽211中时，栅电极212的末端基本上是在沟槽211的末端211a处。设置在栅电极212上的绝缘膜213、214和215也掩埋在沟槽211中。在栅极212的下面，还设置有绝缘膜216。

注意，在具有槽栅的半导体器件中，在沟槽末端附近的栅电极的结构可大致分为下列两种类型的结构。其中之一是如图11A所示的在沟槽311的末端311a处引出一部分栅电极312的结构。在图11A中，该部分的栅电极312在半导体衬底310中形成的元件隔离区309之上延伸，并且连接到栅极焊盘318。此外，绝缘膜313掩埋在沟槽311中。通过绝缘膜313和层间绝缘膜321电隔离栅电极312和源电极317。其中，在图11A中可去除元件隔离区309。

另一类型是如图11B中所示的在沟槽311的末端311a处不引出另一部分栅电极312的结构。然而，已经发现上述这些结构具有下列问题。也即，假设如图12A所示跨沟槽311的内部和外部，通过蚀刻以去除在沟槽311的外部的栅电极材料312a，来获得上述结构。

然而，在沟槽311的末端311a附近，对于水平上的差异，栅极材料312a比沟槽311的其他部分厚。因此，在沟槽311的末端311a附近，通过蚀刻栅极材料312a获得的栅电极312也保持得比沟槽311的其他部分厚。也即，在沟槽311的末端311a附近，在栅电极312上的绝缘膜313变得比其他部分更薄。因此，在栅电极312和源电极317之间容易产生短路。

发明内容

根据本发明，半导体器件包括：在半导体衬底中形成的沟槽；掩埋在沟槽中的栅电极；在上述栅电极之上设置的源电极；以及绝缘膜，其以该绝缘膜跨越沟槽的末端的方式设置在栅电极和源电极之间，并且该绝缘膜的一部分掩埋在沟槽中。

在上述半导体器件中，以绝缘膜跨越沟槽的末端的方式，将绝缘膜设置在栅电极和源电极之间。因此，即使当掩埋在沟槽中的一部分绝缘膜的厚度在沟槽的末端附近很薄时，也可确保在栅电极和源电极之间的相关绝缘膜的厚度足够。因此，可防止在栅电极和源电极之间产生短路。

根据本发明，可以实现具有难以在栅电极和源电极之间产生短路的结构的半导体器件。

附图说明

从下面结合附图的特定优选实施例的描述中，本发明的上述和其他目的、优势和特征将变得更明显，在附图中：

图1是示出根据本发明的半导体器件的一个实施例的平面图；

图2A是示出图1中以虚线L1包围的部分的平面图；

图2B是示出图2A中以虚线L3包围的部分的放大平面图；

图3是沿着图2A和图2B中的线III-III获得的截面图；

图4是示出图3的一部分的放大截面图；