[发明专利]半导体结构的形成方法

说明书

技术领域

本发明是有关于一种半导体结构，且特别是有关于具有至少三种间隙壁厚度的存储器装置。

背景技术

根据晶体管的设计及其内在特性，调整晶体管源极与漏极间的栅极下方信道长度或可借着于栅极周围的间隙壁来定义信道区的长度，以改变信道区的电阻而影响晶体管的效能。例如，源极/漏极区可借着使用栅极及间隙壁作为掩模，经由离子植入工艺而定义出来。因此，栅极周围的间隙壁的宽度会直接影响源极/漏极区的尺寸及位置。间隙壁越薄时，栅极下方的源极/漏极区会越接近，较短的信道区长度可使晶体管的操作速度提升。

例如在存储器的应用中，位于数组区的栅极周围的间隙壁，便会尽可能地作薄以增加晶体管的操作速度，因而增加存储器写入或输出的效率。位于周边区中需要较高操作电压的晶体管需要较厚的间隙壁以增加其信道区长度而使其具有较高的击穿电压(breakdown voltage)，且亦需要一种以上的间隙壁厚度以于个别用途的晶体管定义适合的信道区长度。

因此，业界亟需于集成电路中的不同区域形成不同厚度的间隙壁，以定义适合的信道区长度而符合个别组件的操作需求，并且形成不同厚度间隙壁过程中，还要能避免影响后续工艺的良率。

发明内容

本发明提供一种半导体结构的形成方法，包括提供基底，基底包括数组区及周边区，且数组区中包括多个第一栅极堆栈，而周边区中包括低电压组件的第二栅极堆栈及高电压组件的第三栅极堆栈，形成第一介电层覆盖于第一栅极堆栈、第二栅极堆栈、及第三栅极堆栈的上方及侧壁，沉积第二介电层于第一介电层上，移除位于第一栅极堆栈及第二栅极堆栈上的第二介电层，而留下第三栅极堆栈上的第二介电层，再次沉积第二介电层于第一栅极堆栈、第二栅极堆栈、及第三栅极堆栈上，回蚀刻第二介电层，以露出第一介电层，移除数组区中的第二介电层以露出第一介电层，以及回蚀刻第一介电层以露出第一栅极堆栈、第二栅极堆栈、及第三栅极堆栈的上表面，而于第一栅极堆栈、第二栅极堆栈、及第三栅极堆栈的侧壁分别形成第一间隙壁、第二间隙壁、及第三间隙壁，其中第三间隙壁的厚度大于第二间隙壁，而第二间隙壁的厚度大于第一间隙壁。

由此，本发明的优点是：可于半导体结构中的不同组件周边，形成不同厚度的间隙壁。可借着不同厚度的间隙壁形成不同长度的信道(源极与漏极间的距离)或轻掺杂源极/漏极区以符合不同组件的需求。且透过分次沉积较薄的介电层来组合成较厚的间隙壁，可避免形成较厚的介电层时所产生的缺陷，例如因阶梯覆盖率不佳所产生的孔洞或悬突(overhang)等不利后续工艺的缺陷。且在本发明一实施例中，仅需两道掩模工艺便可形成三种厚度的间隙壁，可节省成本。

附图说明

图1至图10是一系列工艺剖面图，用以说明本发明一实施例中形成三种不同厚度间隙壁的制作流程。

符号说明：

10～基底；12～数组区；14～周边区；16～第一栅极堆栈；18～第二栅极堆栈；20～第三栅极堆栈；11～浅沟槽绝缘区；16a～第一轻掺杂源极/漏极区；18a～第二轻掺杂源极/漏极区；20a～第三轻掺杂源极/漏极区；22～第一介电层；24a～(第一次沉积的)第二介电层；26～第一光阻层；24b～(第二次沉积的)第二介电层；28～第二光阻层；16b～第一源极/漏极区；18b～第二源极/漏极区；20b～第三源极/漏极区。

具体实施方式

为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下：

本发明所提供的间隙壁结构及其制法适用于许多种半导体结构，特别适用于结构中部分区域组件间的开口(或间隙)的深宽比(aspect ratio)较高且区域中的组件需要较薄的间隙壁，而在其它区域的组件又需要较厚的间隙壁。例如，在非挥发性存储器(nonvolatile memory cell)的应用中，存储器可例如区分成数组区(array region)及周边区(periphery region)。

图1至图10是一系列工艺剖面图，用以说明本发明一实施例中形成三种不同厚度间隙壁的制作流程。