[发明专利]分频器有效
申请号: | 200710161515.X | 申请日: | 2007-09-24 |
公开(公告)号: | CN101127522A | 公开(公告)日: | 2008-02-20 |
发明(设计)人: | 刘先佑 | 申请(专利权)人: | 威盛电子股份有限公司 |
主分类号: | H03K21/10 | 分类号: | H03K21/10;H03L7/18 |
代理公司: | 北京林达刘知识产权代理事务所 | 代理人: | 刘新宇 |
地址: | 中国台*** | 国省代码: | 中国台湾;71 |
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摘要: | |||
搜索关键词: | 分频器 | ||
1.一种分频器,其特征在于,包括:
二触发器组,分别由输入时脉及反相输入时脉所触发,每一该触发器组包括一个或多个串联的触发器;
一分频选择器,其选择该二触发器组的输出的其中之一作为分频输出信号;
二闩锁器,分别由该输入时脉及该反相输入时脉所触发;
一模数选择器,其选择该二闩锁器输出的其中之一;
一模数逻辑门电路,其根据一模数控制信号以决定该分频输出信号进行N分频模式或者(N+0.5)分频模式,其中N为正整数;及
一分频逻辑门电路,其接收该模数逻辑门电路的输出以及反相的该分频输出信号,用以在(N+0.5)分频模式下,于该分频输出信号的每一周期内抑制该输入时脉的半个周期,借此用以产生0.5分频效果。
2.根据权利要求1所述的分频器,其特征在于,还包括:
一奇偶选择器,其选择该输入时脉及该反相输入时脉其中之一,以控制该分频选择器。
3.根据权利要求1所述的分频器,其特征在于,上述的二组触发器组包括一第一触发器组及一第二触发器组,其中该第一触发器组由该反相输入时脉所触发,而该第二触发器组由该输入时脉所触发。
4.根据权利要求2所述的分频器,其特征在于,上述各触发器组的触发器数目k以及奇偶选择器的选择信号SEL具有底下的关系:
N/(N+0.5)=(2×k-1×SEL)/(2×k-1×SEL+0.5)
其中,当该选择信号SEL为“0”时,则该输入时脉被选择作为输出,用以控制该分频选择器,此时所产生的N/(N+0.5)分频,其中N即为偶数;当该选择信号SEL为“1”时,则该反相输入时脉被选择作为输出,用以控制分频选择器,此时所产生的N/(N+0.5)分频,其中N即为奇数。
5.根据权利要求1所述的分频器,其特征在于,上述的模数逻辑门电路包括一与非门。
6.根据权利要求1所述的分频器,其特征在于,上述的模数逻辑门电路还接收该模数选择器的输出。
7.根据权利要求1所述的分频器,其特征在于,上述各触发器组的触发器直接串联,使得前后相邻的该触发器直接电性耦合。
8.一种分频器,其特征在于,包括:
二触发器组,分别由输入时脉及反相输入时脉所触发,每一该触发器组包括一个或多个串联的触发器;
一分频选择器,其选择该二触发器组的输出的其中之一作为分频输出信号;
二闩锁器,分别由该输入时脉及该反相输入时脉所触发;
一模数选择器,其选择该二闩锁器输出的其中之一;
一模数逻辑门电路,其根据一模数控制信号以决定该分频输出信号进行N分频模式或者(N+0.5)分频模式,其中N为正整数;
一分频逻辑门电路,其接收该模数逻辑门电路的输出以及反相的该分频输出信号,用以在(N+0.5)分频模式下,于该分频输出信号的每一周期内抑制该输入时脉的半个周期,借此用以产生0.5分频效果;
至少一分频电路,串接于该分频输出信号之后;及
一逻辑门电路,当该分频电路达到一特定输出时,该模数控制信号即可通过该逻辑门电路而输入至该模数逻辑门电路。
9.根据权利要求8所述的分频器,其特征在于,上述的分频电路为一低速分频电路,其触发频率低于该触发器组的触发频率。
10.根据权利要求8所述的分频器,其特征在于,上述的分频电路包括一触发器。
11.根据权利要求8所述的分频器,其特征在于,上述的逻辑门电路包括:
一第一与门,其接收各该分频电路的输出;及
一第二与门,其接收该第一与门的输出及该模数控制信号。
12.根据权利要求8所述的分频器,其特征在于,还包括:
一奇偶选择器,其选择该输入时脉及该反相输入时脉其中之一,以控制该分频选择器。
13.根据权利要求8所述的分频器,其特征在于,上述的模数逻辑门电路还接收该模数选择器的输出。
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