[发明专利]分频器

说明书

技术领域

本发明有关一种分频器(frequency divider)，特别是一种适用于锁相环路中的双模(dual-modulus)N/(N+0.5)分频器。

背景技术

锁相环路(phase locked loop，PLL)普遍使用于现代的集成电路或系统中，例如于通讯系统中用以同步接收器的时脉。图1显示锁相环路的方块图。分频器(frequency divider)10将压控振荡器(VCO)12的输出频率予以分频(或降频)。经分频后的信号与一参考频率信号14共同反馈至鉴相器(phasedetector)16作相位差的检测。经相检测后的信号通过一环路滤波器(loop filter)18将噪声予以滤除后，反馈至压控振荡器12控制其频率输出。

上述的分频器10于锁相环路中形成一负反馈，用以将压控振荡器(VCO)12锁定于特定频率。在现今的通讯系统中，分频器10还需要具有锁定多种频率的功能，且能够切换于这些频率之间，使得锁相环路可作为一种频率合成器(frequencysynthesizer)使用。图2显示一传统双模(dual-modulus)N/(N+1)分频器，其可将频率除以N或N+1；其中，N为整数，因此这一类分频器又称为整数(integer divider)分频器。图示为2/3分频器，左边的触发器20产生除2频率输出，而右边触发器22则产生除3频率输出。

图3显示传统锁相环路中所使用的双模(dual-modulus)N/(N+1)分频器，其包括双模分频电路30、可编程计数器32及吞计数器(swallow counter)34。假设可编程计数器32的计数值为P，吞计数器34的计数值为S。其中，吞计数器34会于计数了S个(N+1)分频周期后，恢复为N分频，由可编程计数器32持续再计数(P-S)个分频周期。因此，可编程计数器32及吞计数器34完成一整个计数周期当中，输入时脉CK的总共脉波数目为：

(N+1)×S+N×(P-S)＝P×N+S...(1)

对于现今复杂的通讯系统，例如无线通讯系统，前述的整数分频器已经不敷使用。例如，当信道间隔(channel spacing)为200kHz时(例如GSM系统)，此意味着参考频率14(图1)不能大于200kHz；通常，为了系统稳定着想，环路滤波器18(图1)的频宽不能超过参考频率14的十分之一。然而，从另一方面来看，环路滤波器18的频宽需要尽可能的大，才能达到锁相环路较快的锁定。再者，如果环路滤波器18的频宽较大，则可以减少压控振荡器(VCO)12的噪声。

根据上述的各种限定条件，于是有人提出一些非整数(fractional)分频器。例如，图4A显示美国专利第5729179号揭露的分频器，其使用了计数器电路(COUNTER CIRCUIT)及符合电路(COINCIDENCE CIRCUIT)两种电路，因而造成电路结构复杂、高成本及需占用较大的电路面积。图4B例示另一传统分频器，揭露于美国专利申请案公开第2007/0147571号，其使用电平触发(level triggered)的四个闩锁器(latch)以构成1/1.5分频器；由于经1/1.5分频器所分频后的输出频率并未得到实质的降低，因此串接在其之后的(整数)分频器仍必须使用高频分频器。

鉴于上述发明背景，亟需提出一种双模(dual-modulus)N/(N+0.5)分频器，可用以进行整数N分频，也可以进行非整数(N+0.5)分频。再者，为因应现今复杂的通讯系统，也需提出一种可编程(programmable)N/(N+0.5)分频器，可以动态设定、改变分频的各种N值。

发明内容

本发明提出一种分频器，可周以进行整数N分频，或者非整数(N+0.5)分频。另外，本发明还提出一种可编程分频器，可以动态设定、改变分频的各种N值。

根据本发明实施例，本发明提出一种分频器，用以进行N/(N+0.5)分频。二组触发器组分别由输入时脉及反相输入时脉所触发，再由分频选择器选择触发器组的其中之一输出作为分频输出信号。二闩锁器(latch)分别由输入时脉及反相输入时脉所触发，再由一模数选择器选择二闩锁器的其中之一输出。模数逻辑门电路根据一模数控制信号以决定进行N分频或者(N+0.5)分频，其中N为正整数。分频逻辑门电路接收模数逻辑门电路的输出以及反相分频输出信号，用以在(N+0.5)分频模式下，于分频输出信号的每一周期内抑制输入时脉的半个周期，借此用以产生0.5分频效果。