[发明专利]半导体元件及其制造方法

说明书

本申请是申请日为2005年6月2日、申请号为200510073526.3、发明名称为“半导体元件及其制造方法”的申请的分案申请。

技术领域

本发明是有关于一种集成电路以及半导体元件制造方法，且特别有关于一种降低硅之中的应力以助于在硅上方形成硅化镍的方法。

背景技术

在现今的集成电路以及半导体元件制造方法中，乃采用自对准硅化物(SALICIDE)技术，以降低多晶硅栅极与源/漏极的电阻，进而降低电阻电容延迟时间(RC delay)。电阻电容延迟时间是栅极的速度性能的指针，也就是说电阻电容延迟时间越短，则可以增进栅极的速度性能。已知自对准硅化物技术中，常采用钴硅化物(CoSi₂)，用于0.25微米以下的制程。然而，在42纳米以下的超微细线路的制程中，若使用钴硅化物作为超微细多晶硅栅极，会引起所谓的附聚作用(agglomeration effects)，因此必须寻找其它替代材料。

现有技术中利用硅化镍所形成的超微细多晶硅栅极，由于具有较低的片电阻、较少的漏电流、较少的硅消耗量，而且甚至可以提升N型场效应晶体管或P型场效应晶体管的驱动电流，因而可以解决上述问题。

但是，上述硅化镍技术也有其缺点，就是当单晶硅或含硅的基板中具有张应力时，在形成硅化镍的同时也会生成二硅化镍。而且，在硅的基板深处生成二硅化镍，会导致漏电流；另外，二硅化镍可以在广泛的温度范围下生成。例如，在225℃的温度下，可以在P型单晶硅基板上形成外延二硅化镍。

单晶硅或含硅的基板中的张应力可能是由基板中的P型掺杂物原子所引起。例如，硼是经常掺杂于硅之中的P型掺杂物。因为硼的原子半径小于硅的原子半径，因此会在硅晶格中产生应力。另外，硅之中的张应力也有可能是由几何形状与热效应等因素所引起。

因此，业界急需一种具有硅化镍的集成电路以及半导体元件的制造方法。

发明内容

本发明的主要目的之一就是降低硅之中的应力以助于在硅上方形成硅化镍。

为达上述目的，本发明的方法主要是提供一种半导体元件的制造方法，包括下列步骤：首先，提供一基板，然后在该基板的含硅区域掺杂第一掺杂物。其中，该第一掺杂物在该含硅区域产生应力。接着，在该含硅区域掺杂第二掺杂物，以降低该第一掺杂物在该含硅区域产生的应力。其中，具有该第一掺杂物与该第二掺杂物的该含硅区域包括一源/漏区。之后，形成一硅化镍膜于该源/漏区上。

本发明所述的半导体元件的制造方法，该第二掺杂物的原子半径大于硅的原子半径，且是选自由第二族元素、第三族元素、第四族元素、以及上述元素的组合所组成的群组。

本发明所述的半导体元件的制造方法，该第一掺杂物的掺杂步骤是达到一特定的活化载体层浓度，且当该活化载体层浓度维持在一特定值时，位于该源/漏区的该第二掺杂物降低该含硅区域的应力。

本发明所述的半导体元件的制造方法，在形成该硅化镍膜的步骤前，更包括一个活化该源/漏区内的第一掺杂物与该第二掺杂物的步骤。

本发明另提供一种半导体元件的制造方法，所述半导体元件的制造方法包括下列步骤：提供一基板；在该基板的含硅区域掺杂一掺杂物，以形成一源/漏区，而该掺杂物在该源/漏区产生应力；形成一非晶硅层于该源/漏区上，该非晶硅层具有一厚度；以及形成一硅化镍膜于该非晶硅层上。

本发明所述的半导体元件的制造方法，该非晶硅层是具有一特定的厚度，且该非晶硅层的形成方法包括一既有的离子布植制程或一额外的非晶化离子布植制程，而将位于该基板侧的该非晶硅层的一部分结晶化。

本发明所述的半导体元件的制造方法，该硅化镍膜的形成步骤仅消耗该非晶硅层。

本发明所述的半导体元件的制造方法，该硅化镍膜的形成步骤包括先形成一镍膜于该源/漏区上，且该硅化镍膜的形成步骤仅消耗该非晶硅层，之后对该基板进行一退火步骤。

本发明还提供一种半导体元件的制造方法，所述半导体元件的制造方法包括下列步骤：提供一基板；形成一深埋层于该基板内，该深埋层具有一晶格常数而在该基板内产生应力；在该基板的含硅区域掺杂一掺杂物，以形成一源/漏区，而该掺杂物可以抵消深埋层所引起的应力；以及形成一硅化镍膜于该源/漏区上。

本发明所述的半导体元件的制造方法，该深埋层的形成步骤包括先形成该深埋层于该基板上，并且形成一硅层或含硅材料于该深埋层上，且该深埋层的晶格常数大于硅的晶格常数。