[发明专利]半导体封装制造方法及半导体器件

说明书

优先权

本非临时申请根据第35 U.S.C.§119(a)条法律要求2006年11月01日在韩国递交的申请号为10-2006-0107049的专利申请的优选权。本申请参考了该专利申请中的全部内容。

技术领域

本发明涉及一种半导体封装制造方法及包括由该方法制造的半导体封装的半导体器件。

背景技术

半导体封装通过安装到母板上的方法可分为：插入式封装和表面贴片式(Surface Mount Technology，STM)封装两种。插入式封装包括双列直插式封装(Dual In-line Package，DIP)和插针网格阵列(Pin Grid Array，PGA)封装两种。表面贴片式封装包括方型扁平式封装(Quad flat Package，QFP)，带引线的塑料芯片载体(Plastic Leaded Chip Carrier，PLCC)，带引线的陶瓷芯片载体(Ceramic Leaded Chip Carrier，CLCC)和球形阵列(Ball GridArray，BGA)封装。

与插入式半导体封装相比，贴片式半导体封装在面积、厚度、重量以及工作速度等方面都具有优势。

图1为传统的采用表面贴片方式安装于母板上的半导体器件的截面图。如图1所示，电路线图案12形成于厚度D约为0.32mm的封装衬底11上。第一集成电路芯片13采用倒装芯片方式电连接于电路线图案12上。连接线17将第二集成电路芯片14电连接于电路线图案12上。无源器件15和有源器件16也与电路线图案12电连接。在封装衬底11上形成有密封材料18。上面所述的半导体封装10安装于母板20上，并由信号驱动，该信号通过形成于封装衬底11和母板20中的电路线(图中未示出)传输。

然而，上述封装结构的问题在于：该半导体封装的封装衬底11的厚度D是阻碍将半导体器件小型化的重要障碍。

而且，在利用系统级封装(System In Package，SIP)技术制造半导体器件时，由于将多种功能的芯片都封装进来，问题就会更加严重。

发明内容

本发明的目的是减小半导体封装的尺寸，以及利用该半导体封装组成的半导体器件的尺寸。

一个方面，提供了一种半导体封装制造方法，该方法包括在衬底上成形金属电路图案；将一集成电路单元连接于该金属电路图案上；在所述衬底、所述金属电路图案及所述集成电路单元上形成有树脂；将所述衬底移走。

树脂如此形成以至所述树脂附着在所述金属电路图案的至少一部分和所述集成电路单元的至少一部分上；所述树脂将集成电路单元物理连接于金属电路图案上。

所述集成电路单元包括至少一个集成电路芯片。

所述集成电路单元包括一第一集成电路芯片和一第二集成电路芯片，所述第一集成电路芯片采用倒装芯片方式连接到金属电路图案，所述第二集成电路芯片线连接于所述金属电路图案。

所述半导体封装制造方法可进一步包括在金属电路图案上连接有源器件和无源器件的至少一个。

一方面，提供了一种半导体器件，该半导体器件包括一半导体封装和一母板；所述半导体封装包括金属电路图案、集成电路单元和树脂，将集成电路单元连接于金属电路图案上，树脂形成于金属电路图案和集成电路单元上；母板包括封装电路线和母板电路线，封装电路线连接于金属电路图案上，母板电路线连接于封装电路线上。

所述封装电路线电连接于金属电路图案，用于驱动半导体封装。

所述树脂如此形成以至所述树脂附着在金属电路图案的至少一部分和集成电路单元的的至少一部分上；树脂将集成电路单元物理连接于金属电路图案上。

所述集成电路单元包括至少一个集成电路芯片。

所述集成电路单元包括一第一集成电路芯片和一第二集成电路芯片，所述第一集成电路芯片采用倒装芯片方式连接于所述金属电路图案，所述第二集成电路芯片线连接于所述金属电路图案。

另一方面，提供了一种半导体器件，该半导体器件包括一半导体封装、一母板和一封装电路线衬底；所述半导体封装包括金属电路图案、集成电路单元和树脂，将集成电路单元连接于金属电路图案上，树脂形成于金属电路图案和集成电路单元上；所述母板包括凹槽和母板电路线；封装电路线衬底固定在所述凹槽上，封装电路线形成于所述封装电路线衬底上，封装电路线连接于金属电路图案和母板电路线上。