[发明专利]半导体集成电路器件

说明书

本发明是申请日为2004年4月6日、申请号为200410033534.0的相同发明名称的中国专利申请的分案申请。上述中国专利申请已于2007年8月24日获得授权。

技术领域

本发明涉及包括MOS型变抗器元件的半导体集成电路(IC)。

背景技术

在半导体IC器件中，MOS(金属氧化物半导体)型变抗器元件已用做电压控制的容性元件。MOS型变抗器元件例如用做控制LC-VCO(电压控制的振荡器)的振荡频率。

图1A到1C示出了常规的MOS型变抗器元件的常规半导体IC器件的剖面图。图1A示出了N沟道MOS晶体管，图1B示出了P沟道MOS晶体管，图1C示出了MOS型变抗器元件。图1A到1C中示出的这些元件提供在相同的半导体IC器件中，由此它们设置在相同的半导体衬底中。如图1A到1C所示，例如由P型硅形成的P型衬底Psub提供在该半导体IC器件中。N沟道MOS晶体管1、P沟道MOS晶体管2、以及MOS型变抗器元件23设置在P型衬底Psub的上表面中。

如图1A所示，在N沟道MOS晶体管1中，P阱PW1设置在P型衬底Psub的上表面中。如硼(B)的P型杂质掺杂到P阱PW1内。而且，栅极绝缘膜4设置在P阱PW1上。栅极绝缘膜4例如由硅氧化物形成，它的厚度为8.0nm。同样，例如通过构图多晶硅(多晶体硅)膜形成的栅电极5设置在栅极绝缘膜4上。而且，n⁺扩散区N1和N2设置在P阱PW1的表面中的两个区域中，从垂直于P型衬底Psub的上表面的方向中可以看出，这两个区域将栅电极5夹在其中。

而且，p⁺扩散区P1设置在P阱PW1的表面中的区域与直接位于栅电极5下面的区域以及n⁺扩散区N1和N2隔开。同样，p⁺扩散区P2设置在没有设置P阱PW1的一部分区域中P型衬底Psub的上表面中。如硼(B)的P型杂质掺杂到p⁺扩散区P1和P2中。n⁺扩散区N1连接到源极端子Vs1，n⁺扩散区N2连接到漏极端子Vd1，栅电极5连接到栅极端子Vg1，p⁺扩散区P1和P2连接到地电位布线GND。

如图1B所示，在P沟道MOS晶体管2中，N阱NW1设置在P型衬底Psub的上表面中。如磷(P)的N型杂质掺杂到N阱NW1内。栅极绝缘膜4设置在N阱NW1上。栅极绝缘膜4与N沟道MOS晶体管1的栅极绝缘膜4同时形成，由此由硅氧化物形成并且厚度为8.0nm。同样，例如由多晶硅形成的栅电极5设置在栅极绝缘膜4上。栅电极5与图1A所示的N沟道MOS晶体管1的栅电极5同时形成。而且，p⁺扩散区P3和P4设置在N阱PW1的表面中的两个区域中，从垂直于P型衬底Psub的上表面的方向中可以看出，这两个区域将栅电极5夹在其中。如硼(B)的P型杂质掺杂到p⁺扩散区P3和P4中。

而且，n⁺扩散区N3设置在N阱NW1的表面中的区域与直接位于栅电极5下面的区域以及p⁺扩散区P3和P4隔开。同样，p⁺扩散区P5设置在没有设置N阱NW1的一部分区域中P型衬底Psub的上表面中。p⁺扩散区P3连接到源极端子Vs2，p⁺扩散区P4连接到漏极端子Vd2，栅电极5连接到栅极端子Vg2，n⁺扩散区N3连接到电源电位布线VDD，p⁺扩散区P5连接到地电位布线GND。P沟道MOS晶体管2可以与N沟道MOS晶体管1一起形成CMOS晶体管。

如图1c所示，在变抗器元件23中，N阱NW2设置在P型衬底Psub的上表面中。N阱NW2与P沟道MOS晶体管2的N阱NW1同时形成，由此杂质的类型和浓度与N阱NW1中的相同。栅极绝缘膜4设置在N阱NW2中。栅极绝缘膜4与形成N沟道MOS晶体管1和P沟道MOS晶体管2的栅极绝缘膜4同时形成，由此由硅氧化物形成，并且具有8.0nm的厚度。同样，例如由多晶硅形成的栅电极5设置在栅极绝缘膜4上。