[发明专利]带源极和漏极绝缘区域的单晶体管存储装置及其制造方法

说明书

技术领域

本发明涉及半导体器件及其制造方法。特别是，本发明涉及具有与源极和漏极区域相关的绝缘区域的单晶体管存储装置及其制造方法。

背景技术

传统的动态随机存取存储器(DRAM)单元是一类易失存储器，典型地结合电容器、晶体管和互连单元。响应电子装置日益轻、小和薄的要求，DRAM单元已经变得更加高度集成。就是说，在有限的空间内形成尽可能多的DRAM单元。然而，高度集成DRAM单元的技术面临几个限制。

例如，典型的DRAM单元电容器包括上、下电极和电容器介电层。该上、下电极共享重叠区域，并且电容器介电层设置在该上、下电极之间。电容器的电容与重叠区域的尺寸成正比，并且与重叠区域的厚度成反比。因此要求形成电容器的面积最小化。

已经开发了单晶体管浮体DRAM单元，其包括存储数据的浮体区域。因为没有电容器，所以单晶体管浮体DRAM单元可以比通常具有电容器的DRAM单元更高度地集成。

例如，在标题为“Scaled IT-bulk Devices Built with CMOS 90nmTechnology for Low-cost eDRAM Applications”由R.RANICA(IEEESymposium on VLSI Technology Digest of Technical Papers，pp.38-39(2005))撰写的文章中描述了无电容器单晶体管DRAM单元。这里的图1是类似于RANICA文章中所讨论的单晶体管DRAM单元的截面图。

参照图1，半导体基板1包括深n阱(deep n-well)3和位于深n阱3中的袋形p阱(pocket p-well)5。绝缘层7设置在袋形p阱5的预定区域内，来定义袋形p阱5的有源层5a。绝缘层7通过袋形p阱5与深n阱3接触。结果，有源区域5a用作电浮置主区域(electrically floated bulk region)，其由绝缘层7和深n阱3围绕。

源极和漏极区域16s和16d分别设置在主区域5a的两端，并且栅极图案10设置在源极和漏极区域16s和16d之间的主区域5a上。栅极图案10包括栅极绝缘层8和栅极电极9，他们依次堆叠。隔离物13可以设置在栅极图案10的侧壁上。源极区域16s可以包括与栅极图案10分隔的重掺杂源极区域15s和从重掺杂源极区域15s延伸的轻掺杂源极区域11s。同样，漏极区域16d可以包括与栅极图案10分隔的重掺杂漏极区域15d和从重掺杂漏极区域15d延伸的轻掺杂漏极区域11d。轻掺杂源极和漏极区域11s和11d可以设置在隔离物13的下面。

根据RANICA，源极和漏极区域16s和16d在厚度上比有源区域5a即主区域浅，如图1所示。因此，主区域5a还可以在源极和漏极区域16s和16d下延伸。结果，在编程操作期间，存储在主区域5a中的空穴数量最大化。然而，存储在主区域5a中的空穴在编程操作后与源极和漏极区域16s和16d中的电子可以复合，并且在很短的时间内被擦除。换言之，图1中图解的单晶体管DRAM单元具有不良的数据保持特性。

此外，当源极和漏极区域16s和16d具有很大的结区域时，也增加了源极和漏极区域16s和16d的结电容Cs和Cd。因此，增加了电连接到漏极区域16d的位线的负载电容，这可以导致数据传感余量(data sensing margin)和单晶体管DRAM单元的操作速度的降低。

单晶体管浮体DRAM装置的另一个实例揭示在美国专利申请公开2006/0049444号上，标题为“Semiconductor Device and Method of Fabricatingthe Same”，发明人为SHINO。根据SHINO，具有单晶体结构的浮体设置在半导体基板上。该浮体具有膨胀的结构，能存储过量的空穴，尽管过量的空穴可以易于通过源极和漏极区域擦除。

发明内容

本发明的一个方面提供一种单晶体管浮体动态随机存取存储器(DRAM-dynamic random access memory)装置，包括设置在半导体基板上的浮体和设置在该浮体上的栅极电极，该浮体具有过量载流子存储区域。源极和漏极区域分别设置在栅极电极的两侧，每个源极和漏极区域接触浮体。泄漏屏蔽图案设置在浮体与源极和漏极区域之间。泄漏屏蔽图案可以设置在栅极电极的外侧，并且可以接触源极和漏极区域的底部表面。泄漏屏蔽图案可以包括氧化硅层、氮化硅层和氧氮化硅层中的至少之一。