[发明专利]一种JTAG下载方式下FPGA逻辑代码的下载方法及下载系统

说明书

技术领域

本发明涉及现场可编程门阵列(FPGA，Field Programmable Gate Array)配置技术，尤其涉及一种联合测试行动组(JTAG，Joint Test Action Group)下载方式下FPGA逻辑代码的下载方法及下载系统。

背景技术

FPGA是一种逻辑电路器件，其特点是具有静态可重复编程或在线动态重构特性。这种电路的硬件的功能可以像软件一样通过编程来修改，从而使得电路设计和产品升级变得十分方便，极大的提高了电子系统的灵活性和通用能力。目前，已有众多芯片供应商，如XILINX或者ALTERA提供各种型号的FPGA。由于FPGA现场可编程的灵活性，其在通信系统中得到广泛应用，例如，在一块电路板上设置几个甚至数十个FPGA。现有的FPGA中都集成了JTAG测试接口。FPGA的JTAG测试接口主要包括测试数据输入(TDI)管脚，测试数据输出(TDO)管脚，测试时钟输入(TCK)管脚和测试模式选择(TMS)管脚。

在FPGA的调试过程中，一般通过JTAG下载方式为FPGA下载逻辑代码：将JTAG接口与FPGA的JTAG测试接口通过JTAG下载电缆连接；FPGA逻辑代码在外部的JTAG下载控制模块的控制下，通过JTAG接口输入，再经由JTAG下载电缆下载到FPGA中。当电路板上有多片FPGA的逻辑代码需要下载时，一般采用JTAG菊花链结构，比如在有N片FPGA需要下载时，则将JTAG接口的TDI管脚与第1片FPGA的TDI管脚连接，第1片FPGA的TDO管脚与第2片FPGA的TDI管脚连接，第2片FPGA的TDO管脚与第3片FPGA的TDI管脚连接，......，第N-1片FPGA的TDO管脚与第N片FPGA的TDI管脚连接，最后将第N片FPGA的TDO管脚与JTAG接口的TDO管脚连接，从而将多片FPGA串联成链。图1以2片FPGA为例，说明了这种菊花链连接结构(图1中未示出外部的JTAG下载控制模块)。另外，在图1中，JTAG接口的TMS管脚和TCK管脚分别与FPGA1和FPGA2连接，提供模式选择信号和时钟信号，其中，JTAG接口的TMS管脚还通过电阻R连接到电源VCC，作上拉处理；同时，为了满足FPGA下载逻辑代码时的逻辑时序关系，需要将FPGA1和FPGA2的配置完成管脚、编程配置管脚和配置状态管脚都通过电阻R连接到电源VCC，作上拉处理。

上述菊花链结构中，逻辑代码依次下载到各个FPGA中。在当前FPGA下载完成后，该FPGA的TDI和TDO管脚之间建立直接通路，从而逻辑代码可以直接通过该FPGA的TDO管脚输入到下一FPGA，进而为下一FPGA下载逻辑代码。可以看出，在菊花链中的N片FPGA型号和每个FPGA需要下载的逻辑代码完全一样时，如果下载1片FPGA的逻辑代码下载时间为M秒，则完成所有FPGA下载需要的时间为(N*M)秒。显然，这种下载方式所需时间较长，尤其在FPGA片数较多和FPGA逻辑代码较大的下载中，该方法将占用过多时间，极大降低了FPGA调试效率。

发明内容

本发明所要解决的技术问题是提供一种JTAG下载方式下FPGA逻辑代码的下载方法和下载系统，用于对2片以上的相同FPGA下载相同的逻辑代码，减少下载所需时间，从而提高FPGA调试效率。

为解决上述技术问题，本发明提供方案如下：

一种JTAG下载方式下FPGA逻辑代码的下载方法，用于对2片以上的相同FPGA下载相同的逻辑代码，

将JTAG下载信号中的测试模式选择TMS信号、测试时钟输入TCK信号和测试数据输入TDI信号同时输入至各个FPGA对应的管脚，将逻辑代码并行下载到各个FPGA。

本发明所述的下载方法，其中，在逻辑代码下载之前还包括：将各个FPGA的片选信号设置为有效状态。

本发明所述的下载方法，其中，在逻辑代码下载之前还包括：对所有FPGA的配置完成管脚、编程配置管脚和配置状态管脚均进行上拉处理。

本发明所述的下载方法，其中，所述上拉处理是：

将所有FPGA的配置完成管脚直接相连后，再连接到第一上拉电路；

将所有FPGA的编程配置管脚直接相连后，再连接到第二上拉电路；

将所有FPGA的配置状态管脚直接相连后，再连接到第三上拉电路。

本发明所述的下载方法，其中还包括：

在逻辑代码的下载过程中，读取其中任意一个FPGA的测试数据输出TDO管脚的信号，判断所有FPGA是否下载成功。