[发明专利]下行同步方法及装置

说明书

技术领域

本发明涉及无线通信技术领域，特别涉及一种下行同步方法及装置。

背景技术

在时分同步码分多址接入(Time Division-Synchronous Code Division Multiple Access，TD-SCDMA)系统中，标识小区的码称为下行同步码 (SYNC_DL)，为64chips，在下行导频时隙(Downlink Pilot Time Slot， DwPTS)中发送。现有的TD-SCDMA系统中共有32个SYNC_DL码，每个 SYNC_DL码为64位。

图1示出了子帧的时隙结构。如图1所示，一个子帧包括7个普通时隙 和3个特殊时隙，7个普通时隙分别为TS0，TS1...TS6)，3个特殊时隙分别 为下行导频时隙，保护间隔(Guard Period)和上行导频时隙(Uplink Pilot Time Slot，UpPTS)。一帧长度为6400chips。

图2示出了DwPTS和其之后的GP的结构，如图2，DwPTS自身包括 32chips的GP和64chips的SYNC_DL，DwPTS之后的GP为96chips。按 照协议规定，GP内没有数据发送，可以认为GP内发射功率为0或者很小。

DwPTS中的SYNC_DL主要用于下行同步。具体的，终端在搜索到小区 后，通过检测该小区发射的DwPTS，确定小区采用的SYNC_DL为系统中32 个SYNC_DL的哪一个，以及该SYNC_DL在一帧数据中的位置。

现有技术中下行同步方法包括直接相关法。该方法可以如图3所示，包括：

步骤301：将接收到的一帧长度和后续64chips的数据分段。

终端接收一帧长度和后续64chips的数据，即接收6464chips的数据，虽 然无法确定接收的6464chips是从一帧的帧结构的何处开始接收，但该 6464chips的数据中必然包括SYNC_DL。

为了确定SYNC_DL在接收一帧数据中的位置，将6464chips的数据分 段。如图4中所示，现有技术中将6464chips数据的头128chips分为第一段， 将所述的头128chips中后64chips和头128chips之后紧接的64chips合起来 作为第二段的128chips数据，将第二段128chips中的后64chips与第二段 128chips之后紧接的64chips数据合起来作为第三段的128chips数据，依此 类推，接收的6464chips长的数据正好被分为100段。

步骤302：将每段128chips数据分别与32个本地SYNC_DL做相关， 找出每一SYNC_DL在该段数据中最大相关值及对应位置。

每段数据长为128chips，而32个本地SYNC_DL的每个都长为64chips。 做相关时，以用一个SYNC_DL为例，是将该SYNC_DL的头分别与所述 128chips数据的头部对齐后做相关，与所述128chips数据的第二位对齐后做 相关，依此类推，SYNC_DL在这128chips的数据上滑动，直到该SYNC_DL 与所述128chips的最后64chips对齐后做相关。32个本地SYNC_DL都按照 上面方式与每段128chips的数据做相关，实际上是用系统的32个SYNC_DL 码逐一试探，以求得小区所采用的SYNC_DL码是哪一个。

对于一段128chips的数据来说，每个SYNC_DL都与之做相关后的64 个相关值中存在1个最大相关值，最大相关值对应1个确定该最大相关值时本 地SYNC_DL在所述128chips上滑动到的位置。

步骤303：将每一段上每一SYNC_DL最大相关值利用该位置开始接收的 64chips数据进行功率归一化，分别用1个word内存保存该归一化功率值和 对应位置。

可以按照下式计算：

R＝最大相关值/该位置接收的64chips信号的平均功率    (1)

R即为归一化功率值。

具体的，可以采用如下公式：