[发明专利]集成电路结构

说明书

技术领域

本发明涉及一种集成电路结构，特别涉及一种电熔丝及其制造方法。

背景技术

在半导体工业中，熔丝元件可根据多种用途而广泛地被使用于集成电路中，例如，改善产量或定制通用集成电路(generic integrated circuits)等。举例来说，通过以复制或备份电路(duplicate or redundant circuits)来取代一芯片上的缺陷电路，产量即可大幅增加。以激光束所分开的熔丝可被称为激光熔丝，而通过一电流或烧断所分开的熔丝则可被称为电熔丝(e-Fuse)。通过选择性地烧断位于一集成电路(可具有多种潜在用途)内的熔丝，一通用集成电路设计即可以经济的方式被制造及适用于多种客户用途。

传统上，熔丝是合并于集成电路设计中。举例来说，通过足够大小的一电流来引起电致迁移(electro-migration)或熔化，熔丝即可选择性地被烧断，因而会产生一高电阻路径或断路(open circuit)。比用来完全烧断一熔丝的电流还弱的一电流能被施加于该熔丝，以使该熔丝退化，因而可通过该熔丝增加一电阻。此选择性地烧断或使熔丝退化的过程通常是被称为编制程序(programming)。

图1为显示一公知电熔丝的立体示意图，其包括一金属线(或也可称为熔丝元件)2及两个接触垫4，熔丝元件2连接于两个接触垫4。接触垫4的宽度远大于熔丝元件2的宽度。熔丝元件2及接触垫4成形于多个金属化层之一中。每一个接触垫4可以通过多个通路(未显示)而连接于位于上方的金属化层中的金属线。多个通路的总截面积与接触垫4的截面积实质上大于熔丝元件2的截面积。因此，当施加一烧断电流时，熔丝元件2所具有的电流密度会比通路与接触垫4所具有的电流密度大，故熔丝元件2会被烧断。

为了以可靠的方式烧断熔丝，熔丝元件2最好具有一较小的截面积，如此一来，其个别电流密度即会较高(焦耳效应)。熔丝元件2的截面积可通过降低宽度W及/或厚度T而被减小。就目前来说，电熔丝的宽度W已小至约0.1μm或更小，并因而仅具有一小空间来做进一步改善。在另一方面，由于熔丝元件2及接触垫4成形于多个金属化层之一中，厚度T是等于个别金属化层的厚度。因此，厚度T无法被定制去满足电熔丝的需求，而此会对烧断电流的减小造成限制。

发明内容

本发明基本上采用如下所详述的特征以为了要解决上述的问题。

本发明的一实施例提供一种集成电路结构，包括：一半导体底材；一介电层，成形于该半导体底材上；一金属熔丝，成形于该介电层中；一无功能样品(dummy)图案，邻接于该金属熔丝；以及一金属线，成形于该介电层中，其中，该金属熔丝的厚度小于该金属线的厚度。

本发明的另一实施例提供一种集成电路结构，包括：一介电层；一金属熔丝，成形于该介电层中，并且具有一金属熔丝元件及一接触垫，其中，该接触垫连接于该金属熔丝元件；一无功能样品图案，邻接于该金属熔丝元件；以及一局部熔丝区域，具有该金属熔丝元件、该无功能样品图案及该接触垫，其中，该局部熔丝区域具有大于百分之七十五的一图案密度，以及该局部熔丝区域的面积大于1.2μm²。

本发明的另一实施例提供一种集成电路结构，包括：一介电层；一金属熔丝，成形于该介电层中，并且具有一金属熔丝元件及两个接触垫，其中，每一接触垫连接于该金属熔丝元件的一端；一局部熔丝区域，由这些接触垫的延伸外缘所定义，其中，该局部熔丝区域具有未被该金属熔丝元件及这些接触垫所填充的多个空间；以及多个无功能样品图案，成形于该介电层中，并且填充于所有这些空间中，其中，这些无功能样品图案间隔于该金属熔丝元件及这些接触垫。

为使本发明的上述目的、特征和优点能更明显易懂，下文特举优选实施例并配合所附附图做详细说明。

附图说明

图1为显示一公知电熔丝的立体示意图，其中，一熔丝元件成形于两个接触垫之间；

图2至图6为显示本发明的一实施例的制造过程中的中间阶段的俯视及剖面示意图；以及

图7A至图8C为显示本发明的其它实施例。

其中，附图标记说明如下：

2～金属线(熔丝元件)    4～接触垫

20～基准层             22、54～介电层

24、26～开口           28～无功能样品开口

34～局部熔丝区域       36～导体材料

40～金属熔丝           41、52～金属线