[发明专利]半导体存储装置

说明书

技术领域

本发明涉及一种搭载有存储器宏(memory macro)的半导体存储装置，特别是涉及在测试模式中可以测量正确的存取时间的半导体存储装置。

背景技术

作为搭载有存储器宏的半导体存储装置的存储器宏的测试方法，一般有：DA模式(Direct Access mode)，利用LSI测试器直接进行存储器宏单元(Memory Macro Cell)的测试；或BIST模式(Built in SelfTest mode)，在芯片内装备有测试功能，在进行存储器宏单元的测试时不使用LSI测试器。并且，期待通过这些测试方法可以测量存储器宏单元的存取时间。

例如，在专利文献1中公开了一种半导体集成电路装置，其具有：存储器控制电路CTL，使各DRAM宏单元(DRAM)的DFT电路(DFT)具有在进行用于存取评价的试验动作时将试验控制信号TACC有选择地变成有效电平的功能，并且在各DRAM宏单元上，根据作为其起动控制信号的时钟信号CLKN，生成与此具有预定时间关系的内部控制信号COLC；和多路复用器MXL，在试验控制信号TACC为无效电平的通常动作时，将内部控制信号COLC作为输出锁存控制信号OLC传递到输出数据锁存器OL，在试验控制信号TACC为有效电平的上述试验动作时，将从外部的试验装置TST供给的测试用输出锁存控制信号TOLC直接作为输出锁存控制信号OLC传递到输出数据锁存器OL(参照现有例1、图10)。

在现有例1中，还利用时钟信号CLKN和测试用输出锁存控制信号TOLC来测量存取时间。在通常动作时，用从时钟信号CLKN生成的内部控制信号COLC来控制输出数据锁存器OL，但是在试验动作时，通过从时钟信号CLKN生成的试验控制信号TACC，将测试用输出锁存控制信号TOLC直接输入到输出数据锁存器OL。由此，输出数据锁存器OL利用测试用输出锁存控制信号TOLC的上升来确定输出数据，将该输出数据向数据输出端子DO输出。存取时间的评价可以如下实现：在试验动作时，改变测试用输出锁存控制信号TOLC相对于时钟信号CLKN的时间关系，同时确认经由输出数据锁存器OL输出的输出数据的正常性。在此的存取时间为，从由外部的试验装置TST输入作为起动控制信号的时钟信号CLK开始、至由DRAM的数据输出端子DO输出正常的输出数据为止的时间，即从时钟信号CLKN上升开始至测试用输出锁存控制信号TOLC上升为止的时间。

此外，在专利文献2中公开了一种半导体装置，具有为了对被试验电路203进行自我试验而进行预定逻辑动作的自我试验电路，其中，通过输入信号产生电路201将试验用信号施加到被试验电路203，并响应选通(strobe)输入信号(频闪信号)通过锁存电路208将试验结果输出信号锁存，该频闪信号与供给到同步用时钟输入信号端子的时钟信号具有相同的周期T，通过控制相位差tθ可以改变选通位置，使从锁存电路208输出的输出信号序列与时钟信号同步，并在由输出信号压缩电路205压缩后，利用比较器207对压缩信号和来自输出信号期待值产生电路206的期待值信号进行比较，并且经由判断值输出信号端子判断被试验电路203的动作上的良/不良(参照现有例2、图11)。在此的存取时间为，确定了被试验电路203(例如SRAM)的地址信号后，从该时刻至读出存储信号为止的时间。

进而，公知有如图12(现有例3)所示的搭载有存储器宏的半导体存储装置。该半导体存储装置例如搭载在计算机系统的预定母板(未图示)上，在半导体基板CHIP上具有逻辑电路LC1～LC6、存储器宏MM。在半导体基板CHIP上，除了设有输入输出数据信号用的I/O引脚之外，还设有测试模式专用的TDQ引脚。此外，在半导体基板CHIP上设有测试模式专用的时钟信号引脚(TCLK引脚)、以及相当于测试模式专用的通过/失败(pass/fail)标志的标志信号引脚(TFOUT引脚)。这些引脚是用于在与进行存取评价相关的探测试验时的测试器之间进行连接的接触端子。

逻辑部LC1由多个逻辑门单元组合而成，通过输入输入信号(包含时钟信号CLK、地址信号ADD)，将输入信号(包含时钟信号CLK、地址信号ADD)输出到存储器宏MM。逻辑部LC2由多个逻辑门单元组合而成，通过输入测试用输入信号(时钟信号TCLK、地址信号TADD)，调整测试用输入信号中的预定信号，将测试用输入信号输出到存储器宏MM。逻辑部LC2在存储器宏MM和逻辑部LC2的电源电压不同时，使用调整电压的电平转换电路，在存储器宏MM和逻辑部LC2的信号波形需要调整时，使用缓冲电路。