[发明专利]叠层集成电路存储器

说明书

本申请是申请日为1998年4月3日、分案提交日为2003年10月24日、申请号为200310102636.9、发明名称为“三维结构存储器”的发明专利申请的分案申请，所述发明专利申请又是申请日为1998年4月3日、申请号为98803836.6、发明名称为“三维结构存储器”的发明专利申请的分案申请，上述发明专利申请全部在此引入作为参考。

技术领域

本发明涉及到叠层集成电路存储器。

背景技术

提高电子电路性能和降低其成本的制造方法，毫无例外地是提高电路集成度和减小相等数量的诸如晶体管或电容器之类的电子器件所占据的物理尺寸的方法。这些方法已经生产了每秒钟能够运行一亿次的成本低于1000美元的1996微处理器和数据存储时间小于50毫微秒的成本低于50美元的64兆位DRAM电路。这种电路的物理尺寸小于2cm²。这些制造方法很大程度上支撑着主要工业化国家的经济生活标准，并在全球人民的日常生活中肯定会继续具有重大影响。

电路制造方法有二种主要形式：工艺集成和装配集成。历史上，这二种制造科目之间的界线是很清楚的，但随着MCM(多芯片模块)和倒装片管芯安装的使用的出现，这一清晰的分隔可能会很快地消失。(相对于例如封装形式中的集成电路，此处的术语“集成电路(IC)”主要是用于切自半导体晶片之类的电路衬底的单个管芯中的集成电路)。在初期的管芯形式中，大多数IC现在是单独封装的，但越来越多地使用MCM。MCM中的管芯通常用诸如金属丝键合、DCA(直接芯片安装)或FCA(倒装片安装)之类的常规IC管芯I/O互连键合方法，以平面形式被安装到电路衬底。

诸如DRAM、SRAM、快速EPROM、EEPROM、铁电存储器、GMR(巨磁阻)之类的集成电路存储器，具有共同的结构特性，即与控制电路单片集成在同一个具有存储器阵列电路的管芯上。对于大存储器电路，这样构成的(标准或常规的)结构即电路布局结构就在控制电路与存储器阵列电路之间产生了设计折中限制。制造过程中存储器单元电路的几何尺寸的减小已经导致了密度越来越高的存储器IC，但这种更高的存储器密度已经导致了以牺牲更大的IC面积为代价的更尖端的控制电路。更大的IC面积至少意味着单位IC的更高的制造成本(每个晶片的IC更少)以及更低的IC成品率(每个晶片可工作的IC更少)，而在最坏的情况下，由于成本无竞争性或运行不可靠而导致无法制造的IC设计。

随着存储器密度的增大和单个存储器单元尺寸的减小，需要更多的控制电路。在诸如DRAM之类的某些情况下，存储器IC的控制电路所占IC面积的百分数接近或超过40％。一部分控制电路是读出放大器，它在读出操作过程中对存储器阵列电路中的存储器单元的状态、电位或电荷进行读出。读出放大器电路是控制电路的主要部分，改善读出放大器的灵敏度，以便读出甚至更小的存储器单元同时又防止读出放大器所用的面积变得太大，是对IC存储器设计者的一个永恒的挑战。

如果没有这一控制电路和存储器电路之间的限制或折中，则能够将控制电路制造成执行大量的额外功能，诸如对每个存储器单元进行多重存储状态的读出、通过更灵敏的读出放大器进行更快的存储器存取、超高速缓存、刷新、地址转换等等。但这一折中是目前所有制造厂家所制造的存储器IC的物理的和经济的现实。

DRAM电路的容量每代之间以4倍的因子增加，例如1兆位，4兆位，16兆位，64兆位DRAM。电路存储器容量的这一每代4倍的增大，已经导致了越来越大的DRAM电路面积。在引入新一代DRAM的时候，电路成品率太低，因而大量制造是不合算的。在新一代DRAM的实验性样品出现的日期与大量生产这种电路的日期之间，通常要几年。

在本发明人的美国专利5354695中，公开了以叠层即三维(3D)方式来装配管芯，此处列为参考。而且，还试图以3D方式装配存储器管芯。德克萨斯州Dallas的德州仪器公司、加州Costa Mesa的IrvineSemsors以及加州Scotts Valley的Cubic Memory公司，都已试图生产叠层即3D DRAM产品。在所有三种情况下，管芯形式的常规DRAM都被层叠起来，并沿电路叠层的外表面制作叠层中各个DRAM之间的互连。这些产品已经销售几年了，并已证明对于商业应用来说是太昂贵了，但由于其物理尺寸即脚印(footprint)小，故在空间及军事应用中已经得到了一些应用。