[发明专利]制造半导体器件中定位塞接触的方法

说明书

相关申请的交叉引用

本申请要求享有于2006年12月27日在韩国知识产权局提交的韩国专利申请10-2006-0134258的优先权，其全部内容通过引用并入本文。

技术领域

本发明涉及一种制造半导体器件的方法，更具体而言，涉及一种制造包括定位塞接触(landing plug contact)的半导体器件的方法。

背景技术

在半导体制造工艺中已应用定位塞接触(LPC)技术，以改进集成规模。定位塞接触通常形成为沟槽型或条型结构。条型定位塞接触用于0.16μm～60nm级的高度集成的半导体器件中。

条型定位塞接触通常需要利用后续化学机械抛光(CMP)工艺来实施隔离过程。因此，在自对准接触(SAC)工艺中所需的栅极硬掩模的厚度变大。

用于限定60nm级半导体器件的栅极硬掩模的厚度约为2200或更大。增加栅极硬掩模的厚度以制造小于60nm级的器件。因此，实质上增加纵横比。由于通常需要具有高纵横比的接触限定能力，因此难以确保稳定的动态随机存取存储器(DRAM)制造过程。而且，因为形成这种接触包括实施产生大量聚合物的SAC工艺，因此所述工艺由于蚀刻目标的尺寸的增大而甚至变得更加困难。

前述限制也发生在利用SAC工艺的位线接触工艺或储存节点接触工艺期间。

发明内容

本发明的实施方案涉及制造半导体器件的方法，其可限制蚀刻目标尺寸的增大，否则该蚀刻目标尺寸的增加可能在利用自对准接触工艺的接触形成过程中由高纵横比而引起。

根据本发明的一个方面，提供一种制造半导体器件的方法，包括：在包括多个图案的半成品衬底上形成蚀刻阻挡层；在所述蚀刻阻挡层上形成绝缘层；平坦化所述绝缘层；使部分平坦化的绝缘层凹陷；在凹陷和平坦化的绝缘层上形成硬掩模图案；蚀刻凹陷的绝缘层以形成接触孔；蚀刻在接触孔底部上形成的蚀刻阻挡层；以及在所述接触孔中形成塞接触。

附图说明

图1A～1G说明根据本发明的第一实施方案的制造半导体器件的方法的横截面图；

图2A～2I说明根据本发明的第二实施方案的制造半导体器件的方法的横截面图。

具体实施方案

本发明的实施方案涉及在半导体器件中制造定位塞接触的方法。根据本发明的实施方案，在定位塞接触蚀刻过程中所需的绝缘层的厚度减小。此减小的厚度允许减小纵横比，从而产生尺寸减小的蚀刻目标并防止器件中所不希望的事件，如未打开事件(not-openevent)。

此外，绝缘层的尺寸减小的蚀刻目标减少自对准接触(SAC)蚀刻工艺期间栅极硬掩模的损失。因此，可额外降低栅极硬掩模的高度，并因此可降低栅极图案的高度。

此外，可省略用于形成如氧氮化硅(SiON)层和等离子体增强原硅酸四乙酯(PETEOS)层的附加绝缘层的过程。通常形成这些层用于在利用非晶碳硬掩模时进行图案化。因此，可简化该过程。

图1A～1G说明根据本发明的第一实施方案的制造半导体器件的方法过程中的半导体器件的横截面图。

参考图1A，在衬底11上形成多个栅极图案。此时，栅极图案形成为线型结构，每一结构包括栅极氧化物层12、栅电极13和栅极硬掩模14。栅电极13可包括多晶硅或由多晶硅和钨构成的堆叠结构。栅极硬掩模14包括基于氮化物的层。

在所得结构上形成蚀刻阻挡层15。蚀刻阻挡层15包括基于氮化物的层。在利用自对准接触(SAC)蚀刻工艺的后续定位塞接触蚀刻过程中，蚀刻阻挡层15用作蚀刻屏障。因此，用于作为蚀刻阻挡层15的基于氮化物的层可被称为“LPC氮化物层”。

在蚀刻阻挡层15上形成抛光绝缘层(ILD)16以填充栅极图案间的间隙。通过在绝缘层上实施化学机械抛光(CMP)工艺以形成抛光绝缘层16。CMP工艺在栅极图案的上部停止。此工艺称为“ILDCMP工艺”。例如，CMP工艺在蚀刻阻挡层15的表面停止。当抛光蚀刻阻挡层15时，CMP工艺在栅极硬掩模14停止。抛光绝缘层16包括基于氧化物的材料。例如，抛光绝缘层16包括硼磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)或原硅酸四乙酯(TEOS)。