[发明专利]半导体器件

说明书

技术领域

本发明涉及一种半导体器件，其中混合安装了DRAM、SRAM和逻辑电路。

背景技术

在SRAM的传统功能配线中，使用三个配线层(例如，参见日本未审专利公开No.2005-56993(Harada))。如图7所示，在Harada中公开的半导体器件包括具有所需功能的产品集成电路，以及用于工艺故障分析的第一SRAM电路112和第二SRAM电路113。第一SRAM电路112包括C-MOS结构的SRAM单元，并且利用由第一配线层M1至第三配线层M3、通孔(通孔1和通孔2)、以及接触部C0(全部这些均形成于SRAM单元上)形成的配线，实现了SRAM功能。注意：将与SRAM功能没有直接关系的其他配线设置在第一SRAM电路112的第四配线层M4至第六配线层M6中。将SRAM单元的晶体管之间的配线连接(交叉耦合连接)形成于第一配线层M1中。将字线形成于第二配线层M2中。将位线形成于第三配线层M3中。

第二SRAM电路113也包括如第一SRAM电路112包括的C-MOS结构的SRAM单元。并且第二SRAM电路113利用由第四配线层M4至第六配线层M6以及通孔(通孔3至通孔5)(全部这些均形成于SRAM单元上)形成的配线，实现了SRAM功能。垂直通孔和点状配线形成于第二SRAM电路113的第一配线层M1至第三配线层M3、通孔(通孔1，通孔2)和接触部C0中。垂直通孔和点状配线使第一SRAM电路112中由第一配线层M1至第三配线层M3、通孔(通孔1、通孔2)和接触部C0构成的、具有SRAM功能的配线被设置在第四配线层M4至第六配线层M6以及通孔(通孔3至通孔5)中。例如在第二SRAM电路113中，将SRAM单元的晶体管之间的配线连接(交叉耦合连接)形成于第四配线层M4中，将字线形成于第五配线层M5中，并将位线形成于第六配线层M6中。

在半导体110的故障分析中，将应用于存储器产品的故障分析的位图分析应用于第一SRAM电路112和第二SRAM电路113。通常，SRAM电路具有三个配线层。因此，可以通过向SRAM电路应用位图分析，来识别形成SRAM功能的三个配线层中哪一个配线层具有故障。

如上所述，SRAM电路典型地具有三个配线层。因此，在混合安装DRAM的逻辑工艺中，在DRAM区域中，在一般逻辑工艺中用于形成接触部的过程和用于形成第一配线层(M1)的过程之间添加用于形成位线和电容的过程。并且在除了DRAM区域之外的区域中，建立在逻辑接触部上安装了电容接触部和堆叠接触部的三层结构，以连接到第一配线层M1(例如，参见S.Arai等人的A 0.13μm Full Metal Embedded DRAMTechnology Targeting on 1.2V，450MHz Operation，IEEE，2001)。按照电容器的结构将DRAM分类为两种类型：堆叠型和沟槽型(例如，参见H.Yoshimura等人的A CMOS Technology Platform for 0.13μmGeneration SOC(System on a Chip)IEEE，2000 Symposium on VLSITechnology Digest Papers p.144-145)。注意这里解释堆叠型DRAM。

图8至图11示出了混合安装了DRAM的现有半导体器件。图8是示意性剖面图，而图9是SRAM区域的平面图。图10A是示出了图9所示的X11至X14的剖面图，而图10B是等效电路图。图11A是第一配线层和第一配线层下一层的平面图，而图11B是第一配线层上一层的平面图。

半导体衬底包括DRAM区域A11、逻辑区域A12和SRAM区域A13。例如，逻辑区域A12是形成存储器之外的读出放大器的区域。此外，使用衬底和在衬底上形成的第一至第四层间绝缘层210、220、230和240形成晶体管和电容元件，并且在上层上形成三个配线层M1至M3。如图10A所示，在第一层间绝缘层210下形成作为源极和漏极的扩散层214以及隔离场氧化物213。在扩散层214等上形成栅电极212。如图8所示，将连接扩散层214和第一配线层M1的接触部211、223、235(参见图10A中的接触部C11)形成为穿透第一至第四层间绝缘层210、220、230和240。