[发明专利]低电压互补金属氧化物半导体制作的三态缓冲器

权利要求书

1.一种低电压互补金属氧化物半导体(CMOS)制作的三态缓冲器，应用于低电压互补金属氧化物半导体制作的集成电路，该三态缓冲器接收一启用信号，并具有一输出端，当该启用信号非启用时，该输出端处于高阻抗状态，该三态缓冲器包括：

一逻辑装置，接收一输入信号及该启用信号，并根据该输入信号及该启用信号产生一第一控制信号及一第二控制信号，该逻辑装置包括：

一第一逻辑单元，接收该启用信号，并对该启用信号进行非(NOT)逻辑运算以产生一反相启用信号；

一第二逻辑单元，接收该输入信号及该启用信号，并对该输入信号及该启用信号进行与(AND)逻辑运算以产生该第一控制信号；及

一第三逻辑单元，接收该输入信号及该反相启用信号，并对该输入信号及该反相启用信号进行或非(NOR)逻辑运算以产生该第二控制信号；

一偏置装置，接收该第一控制信号，根据该第一控制信号来控制一第三控制信号的信号电平，并输出该第三控制信号；以及

一开关装置，接收该第二及该第三控制信号，并分别于该第二及该第三控制信号启用时，耦接该输出端至一第一外部电压端及一第二外部电压端，使该输出端的信号电平分别等于该第一及该第二外部电压端的电压电平；

其中，当该启用信号非启用时，该第二及该第三控制信号均为非启用，使该输出端同时与该第一及该第二外部电压端浮接，并使该输出端处于高阻抗状态。

2.如权利要求1所述的三态缓冲器，其中还包括：

一放电装置，接收该第一控制信号及该第三控制信号，并根据该第一控制信号来对该第三控制信号进行放电，以缩短该第三控制信号的信号电平下降时间。

3.如权利要求2所述的三态缓冲器，其中该放电装置包括：

一第一N型金属氧化物半导体晶体管，漏极(Drain)接收该第三控制信号，栅极接收一第一内部电压，该第一内部电压用以持续地启用该第一N型金属氧化物半导体晶体管；

一第二N型金属氧化物半导体晶体管，漏极与该第一N型金属氧化物半导体晶体管的源极耦接，栅极接收该第一控制信号，该第二N型金属氧化物半导体晶体管根据该第一控制信号与该第一N型金属氧化物半导体晶体管形成一放电路径来对该第三控制信号进行放电；及

一放电电容，一端耦接至该第二N型金属氧化物半导体晶体管的源极，另一端接收接地电压电平；

其中，该放电电容于该放电路径将该第三控制信号放电至接近一固定电压电平时中断该放电路径，以避免该第三控制信号的信号电平经由该放电路径放电至接近接地电压电平。

4.如权利要求3所述的三态缓冲器，其中该放电电容为一第三N型金属氧化物半导体晶体管的栅极氧化层电容，该第三N型金属氧化物半导体晶体管的源极与漏极相互耦接以接收接地电压电平，栅极与该第二N型金属氧化物半导体晶体管的源极耦接。

5.如权利要求3所述的三态缓冲器，其中该放电装置还包括：

一第四N型金属氧化物半导体晶体管，漏极耦接至该第二N型金属氧化物半导体晶体管的源极，源极接收接地电压电平，栅极接收该反相启用信号；

其中，当该启用信号非启用时，该反相启用信号启用该第四N型金属氧化物半导体晶体管，以经由该第四N型金属氧化物半导体晶体管放电该放电电容中所储存的电荷至接地电压电平。

6.如权利要求1所述的三态缓冲器，其中该开关装置包括：

一第一P型金属氧化物半导体晶体管及一第二P型金属氧化物半导体晶体管，该第一及该第二P型金属氧化物半导体晶体管的栅极分别接收该第三控制信号及一第二内部电压，该第二内部电压用以持续地启用该第二P型金属氧化物半导体晶体管，该第一及该第二P型金属氧化物半导体晶体管的源极及漏极彼此串联地连接于该第一外部电压端及该输出端之间；

其中，该第一及该第二P型金属氧化物半导体晶体管根据该第三控制信号将该第一外部电压端耦接至该输出端。

7.如权利要求6所述的三态缓冲器，其中该偏置装置用以控制该第三控制信号的信号电平，使该第一P型金属氧化物半导体晶体管的栅极氧化层上的电压小于该第一P型金属氧化物半导体晶体管的栅极氧化层耐压。