[发明专利]低电压互补金属氧化物半导体制作的三态缓冲器

说明书

技术领域

本发明有关于一种低电压互补金属氧化物半导体(Complementary MetalOxide Semiconductors，CMOS)制作的缓冲器(Buffer)，且特别是有关于一种CMOS制作的三态缓冲器(Tri-State Buffer)。

背景技术

请参照图1，其表示传统的低电压互补金属氧化物半导体制作缓冲器的电路图。缓冲器100包括偏置装置102及开关装置104。偏置装置102接收输入信号Vin，并根据输入信号Vin控制晶体管T5及T6的控制信号VG5及VG6。而偏置装置102更于输入信号Vin为高电压电平时，经由晶体管T1-T4将控制信号VG5偏置至特定电压电平，使晶体管T5的栅极氧化层(OxideLayer)的上的电压小于低电压互补金属氧化物半导体制作晶体管的栅极氧化层上的电压。而晶体管T5及T6分别根据控制信号VG5及VG6来将输出端104a的电压电平偏置为电压Vo1及接地电压的电压电平，并将输出端104a的电压作为输出信号Vout。电压Vo1例如为缓冲器100的最高电压电平。然，缓冲器100具有若干缺点。

缓冲器100的输出端104a仅具有高电压及接地电压电平两种状态，亦即在任何时间点中驱动晶体管T5及T6其中一晶体管启用导通而持续地有直流电流的产生。如此，使得缓冲器100因持续地产生电流而较为耗电。另外，当欲将控制信号VG5由最高电压电平放电至低电压电平时，因放电路径上的晶体管T3及T4必须和晶体管T1来对控制信号VG5偏置，使得晶体管T3及T4的尺寸受限，进而使得对控制信号VG5放电的放电电流受限。如此，将使得控制信号VG5的电压电平下降时间(Falling Time)较长，而使得开关装置104易产生误动作。

发明内容

有鉴于此，本发明的目的就是在提供一种低电压互补金属氧化物半导体(Complementary Metal Oxide Semiconductors，CMOS)制作的三态缓冲器(Tri-State Buffer)，可有效地解决传统缓冲器因输出端无高阻抗状态而较为耗电，及偏置装置中仅具有一条放电路径，而容易造成控制信号的下降时间过长而使产生误动作的问题。

根据本发明的目的，提出一种低电压CMOS制作的三态缓冲器，应用于低电压制作的集成电路。低电压CMOS制作的三态缓冲器包括逻辑装置、偏置装置及开关装置。逻辑装置包括第一逻辑单元、第二逻辑单元及第三逻辑单元。第一逻辑单元接收启用信号，并对启用信号进行非(NOT)逻辑运算以产生反相启用信号。第二逻辑单元接收输入信号及启用信号，并对输入信号及启用信号进行与(AND)逻辑运算以产生第一控制信号。第三逻辑单元接收输入信号及反相启用信号，并对输入信号及反相启用信号进行或非(NOR)逻辑运算以产生第二控制信号。偏置装置接收第一控制信号，根据第一控制信号来控制第三控制信号的电压电平，并输出第三控制信号。开关装置接收第二及第三控制信号，并分别于第二及第三控制信号启用时耦接输出端至第一外部电压端及第二外部电压端，使输出端的电压电平分别等于第一及第二外部电压端的电压电平。其中，当启用信号非启用时，第二及第三控制信号同时为非启用，使得输出端同时与第一及第二外部电压端浮接(Floating)，并使输出端处于高阻抗状态。

为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，详细说明如下：

附图说明

图1表示传统的低电压互补金属氧化物半导体制作缓冲器的电路图。

图2表示依照本发明的一实施例的低电压CMOS制作的三态缓冲器的方块图。

图3A表示图2的缓冲器200的一较佳实施方式的详细电路图。

图3B表示图3A的缓冲器300的相关信号时序图。

主要元件符号说明

100、200、300：缓冲器

102、204、304：偏置装置

104、206、306：开关装置

T1-T6、TN1-TN8、TP1-TP4：晶体管

Vin、IN：输入信号

Vout、Out：输出信号

Vo1：电压

VG5、VG6、SC1、SC2、SC3：控制信号

200a、300a：输出端

202、302：逻辑装置

208、210、212、308、310、312：逻辑单元

308a、310b：非门

310a：与非门

312a：或非门

314：放电装置

EN：启用信号