[发明专利]动态随机存取记忆电路、集成电路与读写存储器单元方法

权利要求书

1.一种动态随机存取存储器电路，包括：

多个存储器单元，排列成多个阵列并且耦接至多个字元线与多条区域位元线，其中上述区域位元线安排成多个区域位元线对，各上述区域位元线对包括一条区域位元线与一条互补区域位元线，各存储器单元包括一储存电容，各存储器单元耦接至上述字符线之一以及上述区域位元线对之一；

多个感测放大器，具有一对差动感测端点，各上述感测放大器耦接至上述区域位元线对之一，其中一第一感测端点耦接至上述区域位元线对中的上述区域位元线，一第二感测端点耦接至上述区域位元线对中的上述互补区域位元线，用以感测上述区域位元线对之间的一差动电压，并且用以放大上述差动电压至一较大的差动电压值；

多个等化电路，耦接至各上述区域位元线对，用以将一既定电压耦合至上述区域位元线，并且根据一控制信号将上述区域位元线耦接在一起；

多个读取选择电路，各上述读取选择电路耦接至各上述区域位元线对，用以根据一读取选择信号将上述区域位元线与上述互补区域位元线分别耦接至一总体位元线以及一互补总体位元线；以及

多个写入选择电路，各上述写入选择电路耦接至各上述区域位元线对，用以根据一写入选择信号将上述总体位元线的数据耦合至上述区域位元线，以及将上述互补总体位元线的数据耦合至上述互补区域位元线。

2.如权利要求1所述的动态随机存取存储器电路，其特征是上述字符线沿着上述存储器单元的行列方向布局，并且上述区域位元线沿着上述存储器单元的列行方向布局，并且各存储器单元位于上述字符线与上述区域位元线的交叉点并且位于上述字符线与上述互补区域位元线的交叉点。

3.如权利要求1所述的动态随机存取存储器电路，其中上述读取选择电路还包括一第一对放电电路，耦接于上述总体位元线与一接地电位之间，以及一第二对放电电路，耦接于上述互补总体位元线与上述接地电位之间，并且上述第一对放电电路与上述第二对放电电路根据上述读取选择控制信号与上述区域位元线的电压值分别将对应的上述总体位元线与上述互补总体位元线耦接至上述接地电位。

4.如权利要求3所述的动态随机存取存储器电路，其特征是上述第一对放电电路与上述第二对放电电路还包括一串叠金属氧化层半导体晶体管对，上述串叠金属氧化层半导体晶体管对包括一第一晶体管，具有一栅极耦接至上述读取选择控制信号，以及一第二晶体管具有一栅极耦接至上述区域位元线之一，并且上述串叠金属氧化层半导体晶体管对根据上述读取选择控制信号形成一路径自对应的上述总体位元线与上述互补总体位元线至上述接地电位。

5.如权利要求1所述的动态随机存取存储器电路，其特征是各上述写入选择电路包括一第一通闸晶体管耦接于上述区域位元线与上述总体位元线之间，以及一第二通闸晶体管耦接于上述互补区域位元线与上述互补总体位元线之间，用以根据上述写入选择控制信号将上述总体位元线与上述互补总体位元线的数据传送至上述区域位元线与上述互补区域位元线。

6.如权利要求5所述的动态随机存取存储器电路，其特征是上述第一通闸晶体管为一金属氧化层半导体晶体管具有一控制栅极耦接至上述写入选择控制信号，以及上述第二通闸晶体管为一金属氧化层半导体晶体管具有一控制栅极耦接至上述写入选择控制信号。

7.如权利要求1所述的动态随机存取存储器电路，还包括一控制电路用以在一读取周期中上述感测放大器致能后，在一第一既定时间延迟后提供上述读取选择控制信号，并且用以在一写入周期中上述感测放大器致能后，在一第二既定时间延迟后提供上述读取选择控制信号，其中上述第二既定时间延迟小于上述第一既定时间延迟。

8.如权利要求1所述的动态随机存取存储器电路，其中在一读取周期中上述感测放大器致能与上述读取选择信号之间的时间差大于在一写入周期中上述感测放大器致能与上述写入选择信号之间的时间差的两倍。