[发明专利]动态随机存取记忆电路、集成电路与读写存储器单元方法

说明书

技术领域

本发明是涉及一种用以加快动态随机存取存储器(dynamic random accessmemory，DRAM)的操作速度以及增进其效能的电路与方法，特别涉及嵌入于具有其它功能或其它存储器种类的集成电路中，例如嵌入具有使用者自订的逻辑、处理器、接口函数等功能的集成电路的嵌入式DRAM。

背景技术

高度整合的半导体电路近年来变得越来越重要，尤其是在产生以电池供电的装置的领域中，例如列移动电话、携带型计算机，例如膝上型计算机、笔记本型计算机、个人数字助理(personal digital assistant，PDA)等、无线电子邮件端、MP3音讯与视讯播放器、携带型无线网络浏览器等，并且越来越多这类的集成电路具有内建式的数据储存装置。如同熟悉此技术人员所公知的，这样的储存装置可使用动态存储器，其提供数个储存单元阵列，并且各单元由电容与相邻的存取晶体管形成。动态存储器(DRAM)提供极佳的电路密度并且通常作为处理器的快速存取存储器，例如第一级高速缓存或缓存存储器(scratchpad memory)。在传统技术中，以集成电路产生这些DRAM的技术是使用可产生最佳空间并节省功率的DRAM装置的特定半导体工艺技术。

随着半导体工艺技术的进步，半导体工艺允许DRAM整合于大型且高度整合的芯片中，通常称之为芯片上系统(system on chips，SOCs或system ona chip，SOC)。这些嵌入式DRAM(或embedded DRAM，e-DRAM)通常用以作为处理器旁的快速存储器，例如高速缓存、快取缓存存储器、或用以减少或消除离散DRAM装置的需求。可携带式装置还为高度整合芯片或SOCs的重要应用。这些装置包括移动电话、口袋型计算机、个人数字助理等类似产品。

图1显示传统存储器单元11。对于常见的动态存储器，一个存取晶体管Ts耦接至数据线DL，或通常称之为位元线BL，用以反应在存取晶体管栅极端的控制电压，将之传送至耦接于存取晶体管以及电压Vs之间的储存电容Cs。根据传统技术中公知的DRAM特殊设计，用以作为储存电容的电位的电压Vs可为一接地电压或一正电压。存取晶体管Ts的栅极耦接至多个字元线WL之一，其中字符线通常又称作行或行线(row lines)。这些线通常以列或行的形式跨越DRAM阵列，因此称之为行线。典型的DRAM可具有数千个图1中所示的存储器单元11。这些单元会被排列成一个或多个矩阵，并且位元线BL(或数据线DL)会被安排于多个间隔的列，但通常不会与安排于多个行的位元线WL(或行线)垂直。

储存电容可用多种方式制作，在传统技术中使用平面电容，近年来形成于存取晶体管上的绝缘层与金属层中的冠状电容还用于增加阵列的密度(每平方单位硅面积上的位元数)。其它以类似于将沟渠形成于存取晶体管旁的基底的电容形成技术也为所属领域所公知的传统技术，并且也可用于增加每单位硅面积的电容数。

图1中的储存电容Cs可用于储存代表着逻辑数据数值的电荷。对应于储存的电荷的电压值可根据DRAM的设计被指派成逻辑1或0。在单元节点Cn的电压相当于储存电容的跨压。当某特定单元的存取晶体管Ts通过在其栅极给予适当的电压而瞬间导通时，储存电容可被耦接于一数据数值的一控制电路写入，用以将此位储存于位元线BL上，其中给予存取晶体管栅极的电压也就是耦接到存储器单元11的字符在线的控制电压。当读取此数值时，存取晶体管会导通并且位元线BL上不会供应电压或简单的偏压，此时电容会通过存取晶体管放电，以将其储存的电压提供给位元线BL，位元线BL接着耦接至用以感测电压电平并放大到可代表逻辑数值的一适当电压值的一感测放大器(图中未示)，此电压接者耦接至输入/输出电路，其中此输入/输出电路耦接至数据线DL使得读取到的数据可被使用。