[发明专利]半导体集成电路及其制造方法

说明书

技术领域

本发明涉及半导体集成电路及其制造方法，尤其是涉及有益于既能达到高制造成品率又能以低廉的开销补偿MOS晶体管的阈值电压的标准离差的技术。

背景技术

根据因半导体器件的微细化而产生的短沟道效应，随着MOS晶体管的阈值电压的降低，亚阈值泄漏电流(subthreshold leak current)明显增加。MOS晶体管的阈值电压以下的特性为亚阈值特性，因而将MOS硅表面为弱反转状态的泄漏电流称为亚阈值泄漏电流。作为降低这种泄漏电流的方法，众所周知有衬底偏置技术。通过对形成了MOS晶体管的半导体衬底(当为CMOS时，称为阱)施加预定的衬底偏压，能够降低亚阈值泄漏电流。

在下述的非专利文献1中，记述着在有源模式和待机模式下切换衬底偏压的内容。在有源模式中，施加于CMOS的NMOS的P阱的NMOS衬底偏压Vbn，被设定为施加于NMOS的N型源区的接地电压Vss(0伏)。而施加于CMOS的PMOS的N阱的PMOS衬底偏压Vbp，被设定为施加于PMOS的P型源区的电源电压Vdd(1.8伏)。在降低亚阈值泄漏电流的待机模式中，相对于施加于CMOS的NMOS的N型源区的接地电压Vss(0伏)，将施加于P阱的NMOS衬底偏压Vbn设定为反向偏置的负电压(-1.5伏)。而且，相对于施加于CMOS的PMOS的P型源区的电源电压Vdd，将施加于N阱的PMOS衬底偏压Vbp设定为反向偏置的正电压(3.3伏)。

另外，在下述的非专利文献2中，记述着控制对CMOS组件的PMOS衬底偏压Vbp、NMOS衬底偏压Vbn、电源电压Vdd和时钟信号的供给以使芯片在平均功耗下以最大性能动作。为进行这种控制，使用了包含用于测量CMOS组件的特性的组合式BIST(内部自测试)电路和自身指令检查表的自适应型通用控制器。其结果是，当要处理的数据量少时，可以削减芯片的平均功耗。

非专利文献1：Hiroyuki Mizuno et al、“A18μA-Standby-Current 1.8V 200MHz Microprocessor with Self Substrate-BiasedData-Retention Mode”、1999 IEEE International Solid-State CircuitsConference DIGEST OF TECHNICAL PAPPERS、pp.280-281、468

非专利文献2：Masayuki Miyazaki et al、“An AutonomousDecentralized Low-Power System with Adaptive-Universal Control fora Chip Muliti-Processor”、2003 IEEE International Solid-State CircuitsConference DIGEST OF TECHNICAL PAPPERS、ISSCC 2003/SESSION6/LOW-POWER DIGITAL TECHNIQUES/PAPER 6.4

发明内容

上述非专利文献1中所述的现有的衬底偏置技术，可以降低因半导体器件的微细化而引起的MOS晶体管的阈值电压的降低所产生的待机模式的亚阈值泄漏电流。但是，随着半导体器件的进一步的微细化，MOS晶体管的阈值电压的芯片间的标准离差显著增加。即，当MOS晶体管的阈值电压过低时，半导体集成电路在进行数字输入信号或模拟输入信号的信号处理的有源模式下的动作功耗将显著增大。相反，当MOS晶体管的阈值电压过高时，半导体集成电路在进行数字输入信号或模拟输入信号的信号处理的有源模式下的动作速度将明显降低。其结果是，制造MOSLSI时的MOS晶体管的阈值电压的工艺上下限幅极窄，因而导致MOSLSI的制造成品率显著降低。

另一方面，上述非专利文献2中所述的控制衬底偏压、电极电压、时钟频率的自适应型控制电路，可以使芯片在平均功耗下以最大性能进行动作，并且还可以补偿芯片间的标准离差。但是，上述非专利文献2中所述的自适应型控制电路，在芯片内部的占有面积的开销较大，并且控制复杂，因而其难以设计的问题是很明显的。

因此，本发明的目的在于，既能实现高制造成品率又能以小的开销补偿MOS晶体管的阈值电压的标准标准离差。

本发明的上述和其他目的以及新的特征，从本说明书的记述和附图将会得到明确。

简单说明本申请书所公开的发明中的代表性的技术方案如下。