[发明专利]半导体芯片、集成电路结构及半导体晶圆

说明书

技术领域

本发明涉及一种集成电路，且特别涉及一种晶圆穿孔结构(through-wafervias，TWV)，且更特别涉及一种具有晶圆穿孔结构的半导体晶圆的测试图案(testing)。

背景技术

自集成电路发明以来，由于各种电子零件(例如：晶体管、二极管、电阻和电容等)的集成度(integration density)持续改善，使得半导体工业已经历持续快速成长阶段。其中，上述集成度的改善，大多通过一再地降低特征尺寸，使更多的元件可整合(integrated)至提供的芯片面积内。

一般而言，所述多个集成度的改善实质上针对二维(2D)结构，且在二维结构中，整合元件(integrated component)所占据的体积实质上是位于半导体晶圆的表面上。虽然光刻技术迅速发展，大幅改善了二维结构集成电路的形成方法，但在二维结构中仍有许多对于密度(density)的物理限制。所述多个限制之一为，需使用最小化尺寸来制造所述多个元件。再者，如果将更多的元件放置在同一芯片中，则需要更复杂的设计。

此外，另一额外的限制源自于当元件数量增加时，元件间的内连线结构(interconnections)的长度和数量也会明显增加。同时，当内连线结构的长度和数量增加时，电路的阻容延迟(RC delay)和电力消耗也会随的增加。

在许多用来解决上述限制的许多方法中，晶粒堆叠(stacking dies)为一般常用的方法，在此方法中使用晶圆穿孔结构(TWV)连接晶粒。图1示出具有TWV的部分晶圆的剖面图。首先，形成包括多个集成电路(图未显示)的半导体衬底2于此晶圆上。接着，形成内连接结构(interconnect structure)4于半导体衬底2之上，其中内连接结构4包括多个介电层、多个金属线、多个引洞(vias，图未显示)和多个接合垫6。多个TWV 8随之形成于半导体衬底2中。之后，形成多个接合垫10，电连接多个TWV 8。

上述多个TWV的形成方法包括两种类型，也即前置引洞(via-first)法和后置(via-last)引洞法。在前置引洞法中，先自顶部(也即，具有集成电路形成于其上侧)形成多个TWV。接着，在形成集成电路和内连接结构4之后，研磨(grinded)半导体衬底2背面，以暴露出多个TWV 8。多个接合垫10随的形成。在后置(via-last)引洞法中，则是在集成电路和内连接结构4形成后，利用钻孔(drilling)或蚀刻(etching)半导体衬底2的背面，以形成多个开口，随后再填入金属材料于所述多个开口内。

然而，目前并无有效的对位方法可用于后置引洞法，因此上述多个TWV8可能会偏离设计的位置。再者，半导体衬底2的厚度一般明显大于集成电路和内连接结构4的尺寸，因此任何TWV 8的倾斜(tilting)将会造成TWV8的顶部12明显偏移，而导致电路失效(circuit failure)。值得注意的是，目前对于上述对位偏差的问题只能在晶圆测试(wafer-sorting)阶段发现，但此时可能已经制造出大量的问题晶圆出来。

一般而言，具有对位偏差的晶圆是利用穿透式电子显微镜(Transmissionelectron microscopy，TEM)或扫描式电子显微镜(scanning electron microscope，SEM)来分析，且所述多个分析方式会造成晶圆的损伤。然而，如果上述对位偏差是由TWV的倾斜所造成，除非上述TEM/SEM是沿着正确的平面分析，否则即使TEM/SEM可能也无法发现此对位偏差的问题。因此，需要有一种新的方法，可在较早的工艺阶段发现TWV形成步骤的问题。

发明内容

本发明提供一种半导体芯片，包括：半导体衬底；晶圆穿孔结构，位于该半导体衬底内；多个导电图案，位于该半导体衬底之上且彼此相邻，其中所述多个导电图案的下表面和该晶圆穿孔结构的上表面实质上共平面，其中所述多个导电图案包括一中心导电图案与包围该中心导电图案的多个周边导电图案，且该晶圆穿孔结构连接该中心导电图案；以及多个接合垫，位于该半导体芯片的表面上，各自连接所述多个导电图案的一个。

根据本发明的半导体芯片，其中所述晶圆穿孔结构连接导电图案，且所述导电图案被其他导电图案所包围。

根据本发明的半导体芯片，其中所述多个接合垫电性隔绝所述半导体芯片中的多个有源元件。