[发明专利]具晶粒接收凹孔的晶片级封装

说明书

技术领域

本发明是有关于晶片级封装(WLP)结构，特定而言是有关于具有晶粒接收凹孔的载板以于晶片级封装中接收晶粒。

背景技术

于半导体组件的领域中，组件的密度持续增加且组件的尺寸持续缩小。为配合上述情况，如此高密度组件中封装或互连技术的需求亦日益增加。传统上，覆晶封装(flip-chip)附着方法中焊锡凸块阵列是形成于晶粒的表面。焊锡凸块的形成可利用焊锡复合材料通过防焊层(solder mask)而予以施行，以用于产生期望的焊锡凸块形态。芯片封装的功能包含功率分配、信号分配、散热、保护及支撑等。当半导体变为更加复杂，传统封装技术例如导线架封装、软性封装、刚性封装技术已无法满足欲产生具较高密度组件的较小芯片的需求。

此外，因传统封装技术必须将晶片上的晶粒分割成各别的晶粒且接着各别封装该晶粒，故此类技术对于制造程序而言是为耗时。因芯片封装技术是大为受到集成电路发展的影响，故当电子装置的尺寸变为高要求时，封装技术亦是如此。由于上述的理由，封装技术的趋势是朝向现今的锡球阵列(BGA)、覆晶封装(覆晶锡球阵列(FC-BGA))、芯片尺寸封装(CSP)、晶片级封装(WLP)。“晶片级封装”(WLP)是被了解为晶片上整体封装、所有互连及其它程序步骤是于分离成晶粒之前施行。一般而言，于完成所有组装程序或封装程序之后，独立的半导体封装是与具数个半导体晶粒的晶片分开。该晶片级封装具有极小的尺寸并结合极佳的电子特性。

晶片级封装(WLP)技术是为高级封装技术，其晶粒是于晶片上予以制造及测试，且接着由切割而分离以用于在表面粘着生产线中组装。因晶片级封装技术利用整个晶片作为目标，而非利用单一芯片或晶粒，因此于进行分离程序之前，封装及测试皆已完成。此外，晶片级封装(WLP)是如此的高级技术，因此线接合、晶粒粘着及底部填充的程序可予以忽略。利用晶片级封装技术，可减少成本及制造时间且晶片级封装的最终结构尺寸可相当于晶粒大小，故此技术可满足电子装置的微型化需求。

虽晶片级封装技术具有上述优点，然而仍存在一些影响晶片级封装技术的接受度的问题。例如，虽利用晶片级封装技术可减少集成电路与互连基板间的热膨胀系数(CTE)不匹配，然而当组件尺寸缩小，晶片级封装结构的材料间的热膨胀系数差异变为另一造成结构的机械不稳定的关键因素。再者，于此晶片级芯片尺寸封装中，形成于半导体晶粒上的数个接合垫是通过牵涉到重分布层(RDL)的现有重分布程序予以重分布进入数个区域阵列形的金属垫。焊锡球是直接熔接于金属垫上，而金属垫是用重分布程序以区域阵列形式形成。一般而言，所有经堆栈的重分布层是形成于晶粒上的积层上。因此，封装的厚度会增加。其可能与减少芯片尺寸的需求相抵触。

发明内容

本发明的目的在于，提供一种具晶粒接收凹孔的晶片级封装，其是不需堆栈的积层(built-up layer)及重分布层(RDL)的扩散型晶片级封装(FO-WLP)结构，可以减小封装厚度以利克服上述问题，且亦提供较佳电路板级温度循环测试可靠度。

本发明提供一封装结构，包含基板，其具有形成于其上表面内的晶粒接收凹孔及形成穿过其中的通孔结构，其中终端垫是形成于通孔结构的下方，以及导线是形成于基板的下表面。晶粒是由粘胶而设置于晶粒接收凹孔内，以及介电层是形成于晶粒及基板上。重分布金属层(RDL)是形成于介电层上且耦合至晶粒及通孔结构。导电凸块是耦合至终端垫。

介电层包含弹性介电层、含硅介电型材料、苯环丁烯(BCB)或聚亚酰胺(PI)。含硅介电型材料包含硅氧烷聚合物(SINR)、二氧化硅、氮化硅或其结合。另则，介电层包含感光层。重分布层(RDL)是通过通孔结构向下连通至终端垫。

基板的材料包含有机环氧型玻璃纤维板(FR4)、耐高温玻璃纤维板(FR5)、双马来酰亚胺三氮杂苯树脂(BT)、印刷电路板(PCB)、合金或金属。合金包含镍铁合金(Alloy42)(42％镍-58％铁)或柯弗合金(Kover)(29％镍-17％钴-54％铁)。另则，基板的材料可为玻璃、陶瓷或硅。

附图说明

本发明将以较佳实施例及附图加以详细叙述。然而，此领域的技术者将得以领会，本发明的较佳实施例是为说明而叙述，而非用以限制本发明的权利要求。除此处明确叙述的较佳实施例之外，本发明可广泛实行于其它实施例，且本发明的范围除后附权利要求书所明定之外是不特别受限，其中：

图1是根据本发明的扩散型晶片级封装结构的横切面示意图。