[发明专利]半导体电路后段工艺系统与方法

说明书

技术领域

本发明涉及半导体制造领域，以及特别在于降低半导体后段工艺技术中，过孔的金属熔化突出的制造失败上。

背景技术

半导体晶圆的制造必须历经一工艺流程。该流程包括诸如蚀刻和光刻等所有不同的半导体晶圆工艺步骤。在传统的制造流程上会包括300-400步骤，其中每一步骤都会影响该半导体晶圆上单芯片的最终电路结构的形成。在传统的制造流程上会区分为两类主要的次工艺。第一种主要的次工艺可称为前段工艺(front end of line，FEOL)，以及第二种主要的次工艺可称为后段工艺(back end of line，BEOL)。

传统的前端工艺由晶圆的激光标记开始，和接下来浅沟槽隔离的形成、形成P阱和N阱的离子注入、多晶硅的蚀刻，以及诸如晶体管结构的漏极和源极等多种区域的离子注入。

后段工艺可包括金属线路的形成，以及在晶圆上不同层的金属线路间过孔接点(via contacts)的形成。而通常有两层或更多金属层包括金属互相线路。过孔作用在两层金属层之间。后段工艺是前段工艺各层上的装置与芯片上其他电路和芯片外装置的连结。

各金属层传统上由物理气相沉积工艺所形成。典型的物理气相沉积工艺包括下列金属的沉积。一般来说，这些金属导线层包括，铝(Al)或铝铜(AlCu)，以及钛(Ti)与氮化钛(TiN)。举例来说，首先在沉积钛层与氮化钛之后接着沉积铝层，然后再沉积钛层与一层氮化钛层。

其次，过孔会被在较低金属层图案化，之后会在该较低的金属层上方形成其他金属层。依照惯例，过孔的形成，首先在图案化的过孔内形成金属粘着层，然后在该金属粘着层内形成钨插塞(tungstenplug)。该金属粘着层通常包括在图案化的过孔内的钛金属层，以及由该钛层组成的氮化钛层。该钛层通常形成于第一沉积室(CH1)，而该氮化钛层通常形成于第二沉积室(CH2)。该钛粘着层可使用物理气相沉积法形成，或更具体地是使用离子化金属等离子体物理气相沉积(Ionized Metal Plasma IMP PVD)。该氮化钛粘着层可使用有机金属化学气相沉积法(Metal Organic Chemical Vapor DepositionMOCVD)形成。

可理解的是该金属粘着层的形成必须在高温下进行，因此会使该晶圆承受高温。举例来说，在常见工艺中，第一沉积室(CH1)的温度可高达摄氏200℃，而在第二沉积室(CH2)温度更可高达摄氏450℃。不幸地，在金属层中的铝会在温度约600℃时熔化。而此种连续的加热工艺会实质上造成该晶圆温度超过铝的熔点，并造成铝突出到该过孔。这样的情况会增加该过孔电阻和导致装置功能产生问题甚至是故障。

解决此问题方法之一是通过削薄粘着层中的钛层厚度以降低钛层沉积的热循环次数；然而，此方法并不理想，因为要借着降低钛层厚度，以降低热循环次数，也会降低可靠度。

发明内容

过孔粘着层后段工艺，包括形成金属粘着层(例如：钛层)的第一部分，其位于图案化过孔内，以及从沉积室移出该晶圆，以及将该晶圆移入冷却室进行冷却步骤。然后，该晶圆会被移回沉积室以进行金属粘着层的剩余部分的形成。然后，该晶圆会被移至另一沉积室以进行第二金属粘着层(例如：氮化钛层)的形成，其位于该图案化的过孔内。此工艺可参考芯片负载-去负载-负载(LUL)工艺。通过使用LUL工艺可使晶圆的热处理达最小化，并降低过孔界面的铝突出现象。

本发明上述或其他特征、观点和具体实施例，将在具体实施方式中详尽描述。

附图说明

为了更全面了解本发明以及其优点，这里将具体实施方式与相对应的附图说明如下：

图1是说明示范的包括半导体晶圆上的单芯片的半导体电路的图示包括；

图2是更详细说明图1电路内部分连接过孔的图示；

图3是透射电子显微镜图像(TEM)，其说明常见的过孔形成工艺中的铝突出现象；以及

图4是流程图，其说明本发明在过孔形成过程中沉积金属粘着层的实施方法。

具体实施方式

图1是用以说明半导体电路100的实施例的图示，其中该半导体电路100包括半导体晶圆上的单芯片。在图1的实施例中，半导体电路100是存储电路，其包括主要存储部分120以及周边部分122。主要存储部分120包括形成存储电路100的结构，至于周边部分122则包括内连线(interconnects)和控制电路系统(control circuitry)。其中控制电路系统是主要存储部分120和控制电路的联系装置，而内连线是控制和存取主要存储部分120之用。