[发明专利]动态随机存取存储器元件

说明书

技术领域

本发明涉及深沟渠电容(deep trench capacitor)动态随机存取存储器 (dynamic random access memory，简称为DRAM)技术领域，尤其涉及DRAM 周边电路(support circuit)的晶体管元件。

背景技术

如本领域技术人员所知，DRAM的存储单元通常是在较高的电压范围 下操作，因此，其周边电路中的高压MOS晶体管元件的栅极氧化层可靠度 显得特别重要。

目前，为了解决P⁺栅极MOS晶体管元件的硼穿透(boron penetration) 问题，通常是利用去耦等离子体氮化法(decoupled plasma nitridation，简称为 DPN)等技术，将氮引进DRAM周边电路的栅极氧化层中。然而，另一方面， 在栅极氧化层中引进高浓度氮的作法却会造成高压N⁺栅极MOS晶体管元 件的栅极氧化层的可靠度下降。

由此可知，该技术领域目前遇到的瓶颈是无法兼顾到DRAM周边电路 的P⁺栅极MOS晶体管元件的操作效能以及高压N⁺栅极MOS晶体管元件的 栅极氧化层的可靠度。

发明内容

本发明主要目的在于提供一种改良的DRAM周边电路中的NMOS晶 体管元件，可以同时兼顾到DRAM周边电路的低压P⁺栅极MOS晶体管元 件的操作效能以及高压N⁺栅极MOS晶体管元件的栅极氧化层可靠度。

根据本发明的优选实施例，本发明提供一种动态随机存取存储器周边 电路的晶体管元件，包括有一半导体基底，其上形成有一栅极沟渠；一凹 入式栅极，嵌入于该栅极沟渠中；一源极掺杂区，设于该凹入式栅极一侧 的该半导体基底中；一漏极掺杂区，设于该凹入式栅极另一侧的该半导体 基底中；及一栅极氧化层，介于该凹入式栅极与该半导体基底之间，该栅 极氧化层具有至少两种不同的厚度，呈现出一种独特的不对称结构，其中 厚度较厚的该栅极氧化层位于该凹入式栅极与该漏极掺杂区之间，而厚度 较薄的该栅极氧化层则是位于该凹入式栅极与该源极掺杂区之间。

为让本发明的上述目的、特征、和优点能更明显易懂，下文特举优选 实施方式，并配合附图，作详细说明如下。然而如下的优选实施方式与图 式仅供参考与说明用，并非用来对本发明加以限制。

附图说明

图1为依据本发明优选实施例所绘示的DRAM元件部分区域的剖面示 意图。

图2及图3绘示的是本发明优选实施例形成高压MOS晶体管元件的不 对称栅极氧化层的方法示意图。

主要元件符号说明

1    DRAM元件              10    存储单元

12   延伸U型沟道元件       14    深沟渠电容

20   高压MOS晶体管元件     30    低压MOS晶体管元件

100  存储器阵列区域        102   半导体基底

104  浅沟绝缘结构

121  凹入式栅极            122   栅极沟渠

122  a垂直侧壁部分         122b  U型底部

123  源极掺杂区            124   漏极掺杂区

125  栅极氧化层            126   U型沟道

130  接触插塞

141  掺杂多晶硅层          142   侧壁电容介电层

143  单边埋入导电带        144   沟渠上盖层

145  扩散区域

221  凹入式栅极            222   栅极沟渠

222a 垂直侧壁部分          222b  U型底部

223  源极掺杂区            223a  N⁺掺杂区

224  漏极掺杂区            224a  N⁺掺杂区

225  栅极氧化层            225a  栅极氧化层