[发明专利]像素阵列基板

说明书

技术领域

本发明涉及一种像素阵列基板，且特别涉及一种绝缘层的厚度变化的像素阵列基板。

背景技术

像素阵列基板的绝缘层用以隔绝两金属层，如分隔栅极与漏极、栅极与源极及扫描线与数据线交错的区域。为了降低临界电压减少驱动成本，因此传统的像素阵列基板具有较薄的绝缘层。然而绝缘层的厚度若过薄，会导致交错的扫描线与数据线之间、栅极与漏极之间及栅极与源极之间的寄生电容效应增加而造成电阻电容延迟(RC delay)，进而使信号延迟失真而降低像素阵列基板的品质。

发明内容

有鉴于此，本发明涉及一种像素阵列基板，增加扫描线与数据线交错的区域的绝缘层厚度，并减少储存电容的绝缘层厚度，以降低电阻电容延迟并提高开口率。

根据本发明的一方面，提出一种像素阵列基板，包括基材、像素阵列及数个储存电容。基材具有显示区。像素阵列由绝缘层分隔的数条平行的扫描线及数条平行的数据线交错形成于显示区中。这些储存电容分别设置于像素阵列中。各储存电容包括共同电极线及导电层。共同电极线设置于基材上。导电层设置于共同电极线之上并与共同电极线以绝缘层分隔。其中，位于各扫描线及各数据线之间的绝缘层厚度大于各储存电容的绝缘层厚度。

为让本发明的上述内容能更明显易懂，下文特举优选实施例，并配合所附图示，作详细说明如下。

附图说明

图1绘示依照本发明第一实施例的像素阵列基板的俯视图；

图2绘示图1中沿1A-1A’的剖面图；

图3绘示图1中沿1B-1B’的剖面图；

图4A绘示像素阵列基板制造方法的流程图；

图4B绘示图4A的像素阵列基板制造方法的详细流程图；

图5绘示依照本发明第一实施例的形成绝缘层的流程图；

图6绘示依照本发明第二实施例的布线区的剖面图；

图7绘示依照本发明第二实施例的显示区的剖面图；以及

图8绘示依照本发明第二实施例的形成绝缘层的流程图。

附图标记说明

100：像素阵列基板

110、20：基材

111、112、211、212：扫描线

111a、211a：第一扫描线

112a、212a：第二扫描线

113、114、213：数据线

120、220：储存电容

121、221：共同电极线

122、222：导电层

130、230：绝缘层

140、141、240、241：像素电极

140a、141a、240a、241a：接触孔

150：薄膜晶体管

151、251：栅极

152、252：漏极

153、253：源极

154、254：沟道层

155、255：半导体层

160、260：保护层

230a：第一绝缘层

230b：第二绝缘层

E1：显示区

E2：布线区

P1：像素

具体实施方式

以下提出优选实施例作为本发明的说明。然而实施例所提出的显示元件的细部结构与制造方法的所有步骤仅为举例说明之用，并不会对本发明欲保护的范围做限缩。再者，实施例中的图示亦省略不必要的元件，以利清楚显示本发明的技术特点。

第一实施例

请参照图1至图3，图1绘示依照本发明第一实施例的像素阵列基板的俯视图，图2绘示图1中沿1A-1A’的剖面图，图3绘示图1中沿1B-1B’的剖面图。请参照图1，像素阵列基板100包括基材110、像素阵列及数个储存电容(storage capacitor，Cst)120。基材110例如是透明玻璃并具有显示区E1。像素阵列为数个像素(如P1)排列而成的阵列，且像素P1由平行的扫描线111与112及平行的数据线113与114交错形成于显示区E1中。请同时参照图1及图3，各扫描线(如111)及各数据线(如113)交错的区域以绝缘层130分隔。储存电容120设置于像素阵列上，并包括共同电极线121及导电层122。如图3所示，共同电极线121设置于基材110上。导电层122设置于共同电极线121之上，并以绝缘层130与共同电极线121分隔。其中，位于扫描线111及数据线113之间的绝缘层130厚度大于储存电容120的绝缘层130厚度。