[发明专利]半导体集成电路器件及其制造方法

说明书

本申请是申请日为2001年12月26日、申请号为01814905.7、发明名称为“半导体集成电路器件及其制造方法”的发明专利申请的分案申请。

技术领域

本发明涉及半导体集成电路器件以及制造半导体集成电路器件的技术，并且特别涉及应用于具有SRAM(静态随机存取存储器)的半导体集成电路器件的技术。

背景技术

SRAM已经被用作为个人计算机和工作站的高速缓冲存储器。

SRAM包括一个用于存储1比特信息的触发器电路和两个信息传输MISFET(金属绝缘半导体场效应晶体管)。例如，触发器电路包括一对驱动MISFET和一对负载MISFET。

在此类存储器的每个存储单元中，其问题是由α射线引起的软错误。由α射线引起的软错误是指以下现象：外部宇宙辐射中的α射线，或LSI之封装材料中的放射性原子发射的α射线，进入存储单元，从而损坏存储单元中存储的信息或造成信息讹误。

为了对付此类α射线，人们提出以下方法，即，增加存储单元中信息存储单元(相当于触发器电路的输入/输出部分)的电容，以增加信息存储单元的电容量。

例如，未经审查的专利公开No.Hei 11(1999)-17027说明了利用与FET Qp′和Qnd′之漏极区域相连的多晶硅10，以及与FET Qp和Qnd之漏极区域相连的多晶硅11，形成电容器或电容，以改进软错误之电阻的技术。

另外，未经审查的专利公开No.Hei 10(1998)-163440，公开了一种为增加各存储单元之存储节点的容量而利用局部布线L1和L2以及二者之间的绝缘薄膜构造电容器C，以防止减少基于α射线的软错误的电阻的技术，其中在局部布线L1和L2，交叉连接用于存储信息的触发器电路的输入/输出端。

然而，由于各存储单元之高度集成性而造成的存储单元之尺寸的缩小，使得能够形成电容的区域也随之减少。因此，增加存储单元之容量是有限度的。

另一方面，电容的目标值可以随特定目的之产品而增加。图48表示供电电压(Vcc)为1.2V的产品和供电电压(Vcc)为1.5V的产品的α射线的入射能(MeV)，与噪声电荷(C)量之间的关系。正如图48所示，当将α射线应用于信息存储单元时，信息存储单元中存储电荷(噪声)。在1.2V产品的情况中，电荷的最大值导致6.2fC。由于该产品的临界电荷量为4.3fF，因此每个节点均需要增加能够存储1.9(＝6.2-4.3)fC之电荷量的电容器或电容。在1.5V产品的情况中，由于电荷的最大值为6.1fF，而临界电荷量为3.4fC，所以每个节点必须增加能够存储2.7(＝6.1-3.4)fC之电荷量的电容器或电容。附带地，临界电荷量表示使信息存储单元中存储的信息(1或0)反相的电荷量。

尽管由于各存储单元之尺寸减少而使得形成电容的区域越来越小，但需要的电容正变得越来越大。

本发明的目的在于提供一种半导体集成电路器件，即，一种能够确保SRAM之各存储单元之信息存储单元的电容，以减少由α射线引起的软错误的技术。

本发明的另一目的在于提供一种半导体集成电路器件，即，能够减少SRAM之各存储单元中生成的软错误的半导体集成电路器件。

通过参照附图阅读本发明的详细说明，本发明的上述目的和全新功能将更加显而易见。

发明内容

以下简单叙述本申请公开的本发明之典型发明的概要。

(1)本发明的半导体集成电路器件具有多个存储单元，每个所述存储单元具有包括一对驱动MISFET和一对负载MISFET的一对反相器和一对传输MISFET，所述一对驱动MISFET的栅极和漏极分别彼此交叉连接，所述半导体集成电路器件包括：在所述驱动MISFET上方形成的夹层绝缘薄膜；连接所述栅极和漏极并在从所述栅极延伸到所述漏极的连接孔内形成的第一导电层；在所述第一导电层上方形成的下电极；在所述下电极上方形成的电容绝缘薄膜；在所述电容绝缘薄膜上方形成的上电极；以及与所述负载MISFET的源极电连接并在其侧壁与所述上电极连接的第二导电层。