[发明专利]制造具有垂直沟道晶体管的半导体器件的方法

说明书

相关申请的交叉引用

[01]本发明要求2007年6月26日提交的韩国专利申请2007-0062808的优先权，其全部内容通过引用并入本文。

技术领域

[02]本发明涉及制造半导体器件的方法，更尤其涉及制造具有垂直沟道晶体管的半导体器件的方法。

背景技术

[03]随着半导体器件集成度增加，晶体管的沟道长度逐渐降低。晶体管的沟道长度的这种降低导致漏致势垒降低(DIBL)现象、热载流子效应和短沟道效应(SCE)比如穿通效应。为了解决上述问题，已经提出各种方法。例如，已经提出减小结区深度的方法和通过在晶体管的沟道区中形成凹陷来增加沟道长度的方法。

[04]因为半导体存储器件的集成度尤其是动态随机存取存储器(DRAM)的集成度达到千兆位级，需要具有微尺寸的晶体管例如具有8F²(F：最小特征尺寸)或更小的器件面积的千兆位DRAM的晶体管。许多千兆位DRAM必须具有4F²的器件面积。为此，提出垂直沟道晶体管结构，这是因为通常的平面晶体管结构不能实现这种器件区域，即使沟道长度按比例改变，在所述通常的平面晶体管结构中栅电极形成在衬底上，结区形成在栅电极的两侧。

[05]图1是具有典型垂直沟道晶体管的半导体器件的立体图。

[06]参考图1，在衬底100上形成多个柱状物P。柱状物由与衬底100相同的材料制造并在第一方向(X-X’)和与第一方向(X-X’)交叉的第二方向(Y-Y’)对齐。通常，通过使用硬掩模图案(未显示)蚀刻衬底100来形成柱状物P。

如图所示，在在衬底100内在对齐第一方向上对齐的柱状物P之间形成掩埋位线101，其在第一方向延伸同时围绕柱状物P。掩埋位线101通过隔离沟槽T彼此隔开。

在柱状物P的外围表面提供围绕栅电极(未显示)以围绕柱状物P，字线102在第二方向延伸同时与围绕栅电极电连接。

在柱状物P上形成存储电极104。接触塞103可以插入柱状物P和存储电极104之间。

在具有如图1所述的以上结构的半导体器件中，相对于衬底表面垂直地形成沟道，使得可以增加沟道长度而无论衬底的表面积如何。因此，可以防止SCE。另外，因为栅电极围绕柱状物的外围表面，因此可以增加晶体管的沟道宽度。结果，可以改进晶体管的工作电流。

然而，由于关于图1如上所述形成掩埋位线101时可发生工艺故障，所以器件特性可能降低。将参考图2A～2E详细说明该问题。

图2A～2E是制造具有典型垂直沟道晶体管的半导体器件的方法的横截面图。应注意这些横截面图是沿图1所示的第二方向(Y-Y’)。另外，准备这些横截面图以说明形成掩埋位线时发生的问题，将省略不涉及上述问题的元件的详细说明。

参考图2A，衬底结构包括具有多个在图1所示的第一方向(X-X′)和与第一方向交叉的第二方向对齐的柱状物P的衬底200、提供在柱状物P上并用于形成柱状物P的硬掩模图案201，和围绕柱状物P下部外围表面的围绕栅电极202。

位线杂质掺杂到柱状物P之间的衬底200中以形成位线杂质区域203。

参考图2B，在衬底结构的整个区域上形成绝缘层204然后平坦化该绝缘层204。

然后，参考图2C，在平坦化绝缘层204上形成掩模图案205，该模图案205具有暴露在第一方向对齐的柱状物P之间的衬底200的狭缝S。因此，掩模图案205的狭缝S平行于第一方向延伸。

然后，参考图2D，蚀刻通过狭缝S暴露的绝缘层204以暴露衬底200。在刻蚀过程中，掩模图案205用作蚀刻阻挡层。

参考图2E，蚀刻暴露的衬底200预定的深度，形成处于狭缝形式的隔离沟槽T。

如图所示，在第一方向对齐的柱状物P之间的衬底200中形成隔离沟槽T，所述隔离沟槽T平行于第一方向延伸。隔离沟槽T向下延伸超过位线杂质区域203，从而限定在第一方向延伸同时围绕柱状物P的掩埋位线203A。

通常，顺序实施包括下列步骤的后续工艺：形成在第二方向延伸的字线同时与围绕栅电极202形成电连接的工艺，通过除去硬掩模图案201暴露柱状物P的工艺，和在暴露的柱状物P上形成接触塞和存储电极的工艺。

然而，在绝缘层204上形成掩模图案205的时候，由于光刻工艺中的曝光极限而不能充分地减小狭缝S的宽度。这可增加掩埋位线的电阻。即，随着狭缝S的宽度变大，对应于狭缝S的隔离沟槽T的宽度也扩大，结果，掩埋位线203A的面积减小。掩埋位线的这种减小的面积使得掩埋位线203A的电阻Rs增加。