[发明专利]凹槽蚀刻方法

说明书

技术领域

本发明的实施例一般涉及半导体基片上的装置的制备，尤其涉及用于在制备这种装置期间的凹槽蚀刻方法。

背景技术

大尺寸集成(ULSI)电路可能包括在诸如硅(Si)晶片的半导体晶片上形成的超过一百万个的电子装置(例如，晶体管)，并且协作执行装置中的不同功能。典型地，ULSI电路中使用的晶体管是互补金属氧化物半导体(CMOS)场效应晶体管。CMOS晶体管通常具有源极区域、漏极区域，以及在源极和漏极之间的通道区域。为了控制源极和漏极之间的传导，在通道区域之上形成包括多硅栅极电极的栅极结构，并通过栅极绝缘体将其与通道区域分隔。

可以通过，例如，应变工程改进这种装置的性能。例如，可以给沉积材料的原子晶格施加应力，以便改进材料其自身的或由于可能增加诸如硅的半导体的载流子迁移率的应力沉积材料施加的压力而变形的下层或上层材料的电性能。这种增加迁移率由此增加掺杂硅半导体的饱和电流，以便由此改进它们的性能。在CMOS示例中，可以通过沉积具有内部压或拉应力的晶体管组分材料将局部晶格应变引入到晶体管的通道区域中。

在某些实施例中，这是由部分地蚀刻去除在栅极结构之下的硅基片并且为了在装置中引入应变而在其上沉积硅-锗层而实现。通常，将在栅极结构之下的硅基片横向蚀刻到临近基片的通道区域的点，以便增强Si-Ge应变效应。然而，当技术节点连续缩短时，例如从65nm节点到45nm节点、甚至到32nm节点，在用于形成这些结构的蚀刻工艺上存在更紧的限制。例如，更浅的结点深度限制了硅基片可能的垂直蚀刻距离。同样，垂直与横向蚀刻距离的比值减小，由此不需要地限制用于制备这些结构的可能需要更大的垂直蚀刻与横向蚀刻的比值的传统蚀刻工艺。而且，由在基片上形成的结构的更紧密间距引起的微载效应进一步恶化由增加蚀刻工艺的垂直蚀刻与横向蚀刻需求引起的问题。

因此，需要用于凹槽蚀刻的改进蚀刻工艺。

发明内容

这里提供了用于凹槽蚀刻的方法，其利于改进横向与垂直蚀刻比值需求，因此在保持相对浅的垂直蚀刻深度的同时能够实现更深的凹槽蚀刻。这种增强横向蚀刻方法利于为横向与垂直蚀刻深度比值受限的或需要形成凹槽或空洞的多种应用提供益处。在某些实施例中，凹槽蚀刻方法包括提供具有在其上形成的结构的基片；使用第一蚀刻工艺在至少部分地位于该结构下方的基片中形成凹槽；在基片上形成选择性钝化层；并且使用第二蚀刻工艺在基片中延伸凹槽。一般在基片中临近该结构但一般不在凹槽中的区域上形成选择性钝化层。第一和第二蚀刻工艺可以是相同的或不同的工艺。

在某些实施例中，凹槽蚀刻方法包括提供具有在其上形成的定形掩模的基片；使用第一蚀刻工艺通过该定形掩模将特征蚀刻到基片中；在该特征的侧壁上形成保护层；去除该保护层的底部，以便暴露基片；并且使用第二蚀刻工艺将空腔蚀刻到基片中。

附图说明

出于可以详细理解本发明特征的方式，参考在附图中部分示出的实施例给出上面概述的本发明的更加明确的描述。然而，需要指出的是，附图仅示出了本发明的典型实施例，由于本发明可能具有其它等效实施例，因此不能认为附图限制了本发明的范围。

图1A-1E示意描述了根据本发明的某些实施例的栅极电极的制备阶段。

图2描述了根据本发明的如图1A-E所示的某些实施例的凹槽蚀刻方法。

图3A-3E示意描述了根据本发明的某些实施例的栅极电极的制备阶段。

图4描述了根据本发明的如图3A-D所示的某些实施例的凹槽蚀刻方法。

图5描述了执行本发明方法一部分所用类型的示范等离子体加工装置的示意图。

为了便于理解，已经尽可能地使用相同参考数字表示附图中共用的相同元素。为了易于理解，简化了附图，而且没有按比例绘制。

具体实施方式

图1A-E描述了根据本发明某些实施例的示范栅极结构的制备阶段。图2描述了根据本发明某些实施例的用于凹槽蚀刻的示范方法，并且下面参考图1A-E进行描述。适于使用这里公开的技术的适当反应器包括，例如，分立等离子体源ADVANTEDGETM反应器，或或蚀刻反应器，这些均由加利佛尼亚圣克拉拉的应用材料公司提供。ADVANTEDGETM、或反应器还可以用作同样由应用材料公司提供的集成半导体基片加工系统的加工模块。下面参考图5描述适当蚀刻反应器的示范实施例。