[发明专利]模块化存储器控制器时钟控制体系结构

权利要求书

1、一种存储器控制器，包括：

锁相环(PLL)，其用于产生差分参考时钟；以及

耦合到所述PLL的第一时钟控制部件，其包括：

第一延迟锁定环(DLL)，其用于接收所述参考时钟并产生发送和接收延迟抗扭斜时钟信号；

第一组相位内插器，其用于提供数据发送抗扭斜；以及

第一组从延迟线，其用于提供数据接收抗扭斜。

2、如权利要求1所述的存储器控制器，还包括耦合到所述PLL的第二时钟控制部件，其包括：

第二延迟锁定环(DLL)，其用于接收所述参考时钟并产生发送和接收延迟抗扭斜时钟信号；

第二组相位内插器，其用于提供数据发送抗扭斜；以及

第二组从延迟线，其用于提供数据接收抗扭斜。

3、如权利要求1所述的存储器控制器，还包括耦合到所述第一和第二时钟控制部件的高速输入/输出电路。

4、如权利要求1所述的存储器控制器，其中所述第一DLL包括：

一组延迟元件，其用于接收所述参考时钟并延迟所述参考时钟；以及

鉴相器，其用于接收所延迟的参考时钟并产生偏置电压。

5、如权利要求4所述的存储器控制器，其中将所述偏置电压提供给所述第一组从延迟线。

6、如权利要求4所述的存储器控制器，还包括耦合在该组延迟元件和PI之间的多路复用器。

7、如权利要求5所述的存储器控制器，其中所述第一组从延迟线包括第二组延迟元件，其用于接收选通时钟并延迟该选通时钟。

8、如权利要求1所述的存储器控制器，其中所述PLL提供低抖动参考时钟。

9、一种方法，包括：

延迟锁定环(DLL)从锁相环(PLL)接收差分参考时钟；以及

所述DLL产生发送和接收延迟抗扭斜时钟信号；

一组相位内插器发送提供发送抗扭斜的数据；以及

一组从延迟线提供数据接收抗扭斜。

10、如权利要求9所述的方法，其中所述DLL产生延迟抗扭斜时钟信号包括：

在所述DLL内的一组延迟元件上接收所述参考时钟；以及

延迟所述参考时钟。

11、如权利要求10所述的方法，还包括在鉴相器上接收所延迟的参考时钟。

12、如权利要求11所述的方法，还包括所述鉴相器产生偏置电压。

13、如权利要求12所述的方法，还包括在该组从延迟线上接收所述偏置电压。

14、一种计算机系统，包括：

动态随机存取存储器(DRAM)；以及

耦合到所述DRAM的存储器控制器，其包括：

锁相环(PLL)，其用于产生差分参考时钟；以及

耦合到所述PLL的第一时钟控制部件，其具有：

第一延迟锁定环(DLL)，其用于接收所述参考时钟并产生发送和接收延迟抗扭斜时钟信号；

第一组相位内插器，其用于提供数据发送抗扭斜；以及

第一组从延迟线，其用于提供数据接收抗扭斜。

15、如权利要求14所述的计算机系统，其中所述存储器控制器还包括耦合到所述PLL的第二时钟控制部件，其包括：

第二延迟锁定环(DLL)，其用于接收所述参考时钟并产生发送和接收延迟抗扭斜时钟信号；

第二组相位内插器，其用于提供数据发送抗扭斜；以及

第二组从延迟线，其用于提供数据接收抗扭斜。

16、如权利要求14所述的计算机系统，其中所述存储器控制器还包括耦合到所述第一和第二时钟控制部件的高速输入/输出电路。

17、如权利要求14所述的计算机系统，其中所述第一DLL包括：

一组延迟元件，其用于接收所述参考时钟并延迟所述参考时钟；以及

鉴相器，其用于接收所延迟的参考时钟并产生偏置电压。

18、如权利要求17所述的计算机系统，其中将所述偏置电压提供给所述第一组从延迟线。