[发明专利]模块化存储器控制器时钟控制体系结构

说明书

技术领域

本发明涉及计算机系统；尤其是，本发明涉及与存储器件的连接。

背景技术

存储器控制器是位于计算机系统内的主板或处理器管芯上的集成电路，其管理来往于主存储器件的数据流。具体地，存储器控制器包括对动态RAM(DRAM)进行数据读写所需的逻辑。逻辑的部件包括用于执行与DRAM有关的事务的时钟控制体系结构(clockingarchitecture)。

时钟控制体系结构通常包括特殊的延迟锁定环(DLL)，其用于发送和接收抗扭斜(de-skew)。然而，常规的时钟控制体系结构需要相对大量的逻辑部件，以便为单个存储器控制器通道控制所有的抗扭斜。

附图说明

以举例的方式对本发明进行说明，但本发明并不局限于说明书附图中的各个附图，其中相同的参考标记表示相同的元件，且其中：

图1是计算机系统的一个实施例的方框图；

图2A和2B示出常规的发送延迟锁定环体系结构；

图3示出常规的接收延迟锁定环体系结构；

图4A和4B示出全局时钟控制体系结构的一个实施例；

图5示出模块化时钟控制体系结构的一个实施例；

图6示出模块化时钟控制体系结构的另一个实施例；以及

图7是计算机系统的另一个实施例的方框图。

具体实施方式

对模块化存储器控制器时钟控制体系结构进行说明。在随后对本发明的详细说明中，阐述了许多的具体细节以便对本发明有全面的理解。然而，对于本领域技术人员而言，显而易见的是可以在没有这些具体细节的情况下实施本发明。在其它实例中，是以方框图的形式而不是详细地示出公知的结构和装置，以避免使本发明难以理解。

在本申请中提到的“一个实施例”或“实施例”是指结合实施例所描述的特定特征、结构或特性包含在本发明的至少一个实施例中。本申请中多处出现的短语“在一个实施例中”并不一定都是指同一个实施例。

图1是计算机系统100的一个实施例的方框图。计算机系统100包括耦合到互连105的中央处理单元(CPU)102。在一个实施例中，CPU 102是可以从California，Santa Clara的Intel Corporation获得的Pentium处理器家族中的处理器。或者，可以使用其它CPU。例如，可以将CPU 102实施为多处理器或多处理内核。

在另一个实施例中，芯片组107也耦合到互连105。芯片组107可以包括存储器控制集线器(MCH)110。MCH 110可以包括耦合到主系统存储器115的存储器控制器112。主系统存储器115存储数据和由CPU 102或包括在系统100中的其它装置执行的指令系列。

在一个实施例中，主系统存储器115包括一个或多个DIMM，其包括动态随机存取存储器(DRAM)器件；然而，可以使用其它存储器类型来实施主系统存储器115。附加装置也可以耦合到互连105，例如，多CPU和/或多系统存储器。

MCH 110可以经由集线器接口耦合到输入/输出控制集线器(ICH)140。ICH 140在计算机系统100内提供与输入/输出(I/O)装置的接口。ICH 140可以支持I/O互连上的标准I/O操作，所述I/O互连例如为外围部件互连(PCI)、加速图形端口(AGP)、通用串行互连(USB)、低引脚数(LPC)互连、或任何其它种类的I/O互连(未示出)。在一个实施例中，ICH 140耦合到无线收发器160。

图7示出计算机系统100的另一个实施例。该实施例中，存储器控制器112包括在CPU 102之内。因此，存储器115耦合到CPU 102。此外芯片组107包括控制集线器740。

还是该实施例，通过在计算机系统100和存储器115之间传输数据，存储器控制器执行关于主存储器115的存储器事务。为了执行存储器事务，存储器控制器112包括具有延迟锁定环(DLL)的时钟控制机构，所述DLL用于发送抗扭斜和接收抗扭斜。图2A示出常规的发送延迟锁定环体系结构。

在图2A所示的发送侧，机构包括耦合到锁相环(PLL)的DLL和数个从延迟线。延迟锁定环用作保持对PVT的延迟追踪的部件。每个从延迟线耦合到相位内插器(PI)和CMOS反相器，该CMOS反相器进一步耦合到发送器。