[发明专利]具有有利于不同导电率类型区域的栅的浮体存储单元

说明书

技术领域

本发明涉及动态随机存取存储器(DRAM)的领域以及具有双栅的器件，具体来说是采用具有又称作浮体单元(FBC)的浮体的晶体管的那些器件。

背景技术

最常见的DRAM单元将电荷存储在电容器上，并采用单个晶体管来接入电容器。近来，已经提出一种单元，它将电荷存储在晶体管的浮体中。对背栅偏置，以便将电荷保持在浮体中。

在一种建议中，在硅衬底上形成氧化层，以及在氧化层(SOI衬底)上形成用于有源器件的硅层。从硅层来限定浮体，以及衬底用作背栅或偏置栅。这个方案存在的一个问题是由于厚氧化层而在背栅上所需的较高电压。对于这种结构及其它结构，在将FBC缩放到目前技术水平的栅长度时，需要采用高电压背栅偏置或者采用更薄的背栅氧化层来保持体中的额外空穴。在背栅界面上收集的空穴取决于背栅/平带电位差和栅氧化物厚度。在氧化物变薄时，栅泄漏变高，从而引起具有清除存储电荷的作用的电子隧穿。

已经提出若干结构来减小上述的较高偏置电位，其中包括使用双栅浮体和硅柱。这些结构难以制作。在以下文献中描述了这种技术及其它相关技术：C.Kuo，IEDM，2002年12月，按照M.Chan ElectronDevice Letters(1994年1月)；C.Kuo，IEDM，2002年12月，“双栅浮体单元的假设构造”；T.Ohsawa等人，IEEE Journal of Solid-State Circuits，Vol.37，No.11，2002年11月；以及David M.Fried等人，“改进的独立栅N型FinFET制作和表征”，IEEE Electron Device Letters，Vol.24，No.9，2003年9月；用于嵌入式DRAM应用的具有25nm BOX结构的高度地可缩放FBC，T.Shino，IDEM 2004，第265-268页；T.Shino，IEDM 2004，“具有扩大的信号窗口和优良逻辑过程兼容性的全耗尽FBC(浮体单元)”；T.Tanaka，IEDM 2004，“关于无电容IT-DRAM的缩放性研究：从单栅PD-SOI到双栅FinDRAM”；美国专利申请2005/0224878；以及“具有自对齐触点的独立控制的双栅纳线存储单元”，美国专利申请序号为11/321147，2005年12月28日提交。

在R.Ranica等人于2005年在“技术论文的VLSI技术摘要的专题”中第38页描述了在块衬底上形成的另一种浮体存储器。如文中所述，浮动p阱通过浅沟槽隔离区和下方的n阱与相邻器件隔离开。在对相同列上的器件进行读或写时，发生漏区干扰。源区、漏区和体区(body)之间、以及源区、体区和n阱之间的寄生双极晶体管在干扰条件下可能引起电荷损失。在本发明的一个实施例中会看到，这个问题得到解决。与高电压偏置关联的其它问题也得到解决。

发明内容

根据本发明的一个方面，提供一种存储器件，包括：半导体翼片；在所述翼片的一侧设置的第一栅结构；在所述翼片的对侧设置的第二栅结构；以及所述第一或第二结构其中之一比所述栅结构中的另一个栅结构具有用于使电荷保持在所述翼片中的更有利特性。

在本发明的一个实施例中，所述第一和第二栅结构其中之一包括具有与所述另一个栅结构中的栅不同的功函数的栅。

在本发明的一个实施例中，所述第一和第二栅结构其中之一具有与所述另一个栅结构不同的栅介质厚度。

在本发明的一个实施例中，所述翼片包括n型源和漏区，所述第一栅结构具有比所述第二栅结构更薄的栅氧化物，以及所述第二栅结构包括具有有利于p型器件的功函数的栅。

在本发明的一个实施例中，从块硅衬底形成所述翼片。

在本发明的一个实施例中，所述翼片掺杂p型掺杂剂。

根据本发明的另一方面，提供一种存储器，包括：多个第一和第二平行的间隔开的翼片，在相邻翼片上相互面对的侧表面所限定的所述翼片之间具有交替的第一和第二区域；在翼片的交替第一区域上设置的第一栅结构；在翼片的交替第二区域上设置的第二栅结构；其中，所述第二栅结构具有与所述第一栅结构不同的栅氧化物厚度和不同的栅材料其中至少一项。

在本发明的一个实施例中，所述翼片包括n型源和漏区，以及所述第二栅结构的氧化物厚度比所述第一栅结构更厚。

在本发明的一个实施例中，第二栅结构的所述栅材料由具有范围大约为4.6至5.2eV的功函数的金属来形成。

在本发明的一个实施例中，所述翼片与块硅衬底结合在一起。