[发明专利]面状电感耦合结构

说明书

技术领域

本发明涉及一种面状电感耦合结构，由至少二个平面电感组成，其二个 平面电感之间中有一重叠耦合区域，以提供两电感间的能量耦合。

背景技术

随着电子产品轻、薄、短、小且多功能整合的发展趋势，越来越多的电 路元件需要整合设计于半导体芯片中，电感间的耦合机制是许多半导体芯片 设计中不可或缺的元件之一，不论是各种电路中的信号转换机制，或是被动 元件中的谐振腔耦合，都可见电感间耦合机制的使用。

以通讯系统中的射频前端电路为例，滤波器往往扮演着不可或缺的角 色，而电感间的耦合机制则是滤波器设计中常见且重要的组成元件。滤波器 通常置于系统最前端，负责使操作频带的信号通过，并且阻绝其他频带的信 号，因为其他频带的信号对系统而言是杂讯，足以影响通讯品质。

在平面式电路，如微带线或带线的环境中，有许多方式来实现滤波器设 计。但若要将滤波器元件整合于芯片设计中，由于芯片面积有限，无法应用 平面电路中常用的四分的波长谐振腔架构来设计滤波器，仅能使用芯片内埋 的电容与电感来实现滤波器架构，因此如何实现滤波器谐振腔之间的耦合也 成了芯片滤波器设计的一大问题。

图1绘示传统滤波器谐振腔之间的耦合电路。参阅图1，其机制是利用 二个电感的电感耦合100。由于在芯片设计中两个电感之间的耦合机制较难 达成，电容耦合102是芯片设计中滤波器谐振腔之间较易达成的耦合方式。 然而，由于内埋于芯片中的电感面积远大于电容，因此电容耦合除了需增加 额外的电容元件，还需要额外的连接线。这不但增加滤波器设计所需要的面 积，也使得滤波器设计还需要考虑额外的连接线效应。因此，若能使芯片内 埋滤波器设计中常用的电感产生耦合机制并容易的调整所需的耦合量，将对 于芯片内埋滤波器设计有帮助。

在芯片设计中，平面螺旋型电感为最常用的内埋电感型式，而由于半导 体工艺中有限的金属层数，要使芯片中两个内埋的平面螺旋型电感产生耦合 机制的方式极为有限。图2绘示传统的螺旋型电感耦合机制。参阅图2，以 两平面螺旋型电感104、106并列但是没有重叠，以产生电感间的耦合。然 而图2的方式所产生的耦合强度低。图3绘示传统的另一种螺旋型电感耦合 机制。参阅图3，其利用两平面螺旋型电感108、110的交错绕圈布局方式产 生电感耦合机制。这种方式的电感耦合机制，虽然可以产生大的耦合强度， 但是在一些情形会造成过大的耦合，反而不符电路设计的需求。

除了上述两种方式之外，两个平面螺旋型电感垂直堆叠也可产生电感耦 合，但以上这几种方式都各有缺点与芯片设计的限制。

对于两电感相邻并列的设计，此方式的缺点例如是电感耦合量不大，当 所设计的电路，例如滤波器，需要较大耦合量时，此机制将无法达成所需的 耦合量要求。同时，在芯片中电感本身占了较大部分的面积，因此两电感相 邻并列产生耦合的电感耦合机制需要较大的芯片面积。

对于电感线圈交错布局的设计，此方式可降低电感所占的部分芯片面 积，但例如是电感耦合量可能过大，较难以独立调整电感值与耦合量大小。

对于电感垂直堆叠的设计，此方式虽然同样降低了电感所占的芯片面 积，但是同样有耦合量太大且无法任意调整的问题。除此之外，由于半导体 金属层数有限，电感垂直堆叠的布局方式将使单一电感的传导金属厚度变 薄，电感的Q值大幅降低，将影响电路的特性。

发明内容

本发明提供一种面状电感耦合结构，以芯片电感间相互重叠的区域产生 耦合，例如可以取代传统的电感并列、电感垂直堆叠或两电感交错绕圈的耦 合架构。

本发明提供一种面状电感耦合结构，包括第一平面型电感，内埋于绝缘 材料层中；以及第二平面型电感，内埋于绝缘材料层中。第一平面型电感与 第二平面型电感实质上有相同的高度，且对于一水平分布有一部分是一耦合 重叠区域，但是相互电性绝缘。另外，第一平面型电感与第二平面型电感也 可以是不同高度。

本发明也提供一种面状电感耦合结构，包括第一平面型电感，内埋于绝 缘材料层中；以及第二平面型电感，内埋于绝缘材料层中。其中第一平面型 电感与第二平面型电感，位于不相同高度，且在一水平方向有一部分是一耦 合重叠区域，且相互电性绝缘。