[发明专利]延时锁定环电路以及从其产生倍频时钟的方法

说明书

相关申请的交叉参考

本申请要求于2006年11月21日提交的韩国专利申请第2006-115383号的优先权，在此引入其全部内容作为参考。

背景技术

本公开涉及半导体集成电路，特别涉及一种延时锁定环(DLL)电路以及从其产生倍频时钟的方法。

DLL电路一般用于提供超前参考时钟信号预定时间的内部时钟信号。内部时钟信号对高度集成的、同步于与参考时钟信号对应的外部时钟信号运行的半导体电路(诸如Rambus DRAM或同步DRAM)来说通常是必须的。

通过输入针脚引入的外部时钟信号被放入时钟缓冲器。所述时钟缓冲器产生内部时钟信号。所述内部时钟信号控制数据输出缓冲器以输出数据到外部设备。在运行期间，所述内部时钟信号通过所述时钟缓冲器而相对于所述外部时钟信号延迟预定时间。由此，来自数据输出缓冲器的输出数据在相对于所述内部时钟信号的预定时间的延迟之后输出。

因此，存在下列问题：输出数据在输入外部时钟信号之后很长一段时间后才输出。换句话说，它延长了输出数据存取时间tAC，所述tAC是在输入外部时钟信号之后输出数据的时间。

为了克服输出迟滞的问题，采用DLL电路来使内部时钟信号在相位上超前参考时钟信号(即外部时钟信号)预定时间，以便可以相对于外部时钟信号无延迟地输出数据。所述DLL电路接收外部时钟信号，然后产生在相位上早预定时间的内部时钟信号。所述内部时钟信号被用在每个单元或块(诸如内部缓冲器)中。

传统DLL电路运行以借助电压信号来确定延迟时间的长度。因此，存在运行负担，即需要电压信号在大范围内摆动以便支持宽范围的运行频率。另外，对于低驱动电压，随着电压信号的运行频率的线性存在小变化。

发明内容

提供本发明的示范性实施例来克服上述问题。本发明的示范性实施例提供了一种甚至在小电压信号变化和低驱动电压时也可以运行在宽的工作频率范围内的DLL电路、以及从其产生倍频时钟的方法。

本发明一个示范性实施例为一种延迟锁定环电路，包括：相位检测器，其从外部时钟信号和反馈时钟信号之间的相位差产生检测信号；电荷泵，其响应于所述检测信号而控制电压信号VCON的电平；以及电压控制延迟线，其响应于所述电压信号而延迟所述外部时钟信号来产生多个延迟时钟信号，并且根据所述外部时钟信号的频率范围，借助不同数量的延迟时钟信号来产生倍频时钟信号。所述倍频时钟信号是通过将所述外部时钟信号乘整数倍来产生的，并且所述反馈时钟信号是从所述多个延迟时钟信号延迟所述外部时钟信号的周期而得到的。

在一个示范性实施例中，所述频率范围相应于参考频率而被分为高频范围和低频范围。

在一个示范性实施例中，所述延迟锁定环电路还包括：频率检测器，其响应于所述外部时钟信号而产生用于划分高频范围和低频范围的选择信号。所述电压控制延迟线响应于所述选择信号而产生倍频时钟信号。

在一个示范性实施例中，所述相位检测器的检测信号包括递增信号和递减信号。

根据一个示范性实施例，所述相位检测器包括：第一触发器，包括被施加驱动电压的输入节点、被施加所述外部时钟信号的时钟节点、被施加复位信号的复位节点、以及从其输出所述递增信号的输出节点；第二触发器，包括被施加驱动电压的输入节点、被施加所述反馈时钟信号的时钟节点、被施加复位信号的复位节点、以及从其输出所述递减信号的输出节点；第一逻辑电路，用于对所述递增信号和所述递减信号执行与非运算；以及第二逻辑电路，用于从对所述第一逻辑电路的输出值和初始化信号的与运算产生所述复位信号。

在一个示范性实施例中，所述电荷泵包括：第一NMOS晶体管，包括连接到驱动电压的漏极、连接到输出端的源极和耦合到所述递增信号的栅极；第二NMOS晶体管，包括连接到所述输出端的漏极、连接到地的源极和耦合到所述递减信号的栅极；以及耦合在所述输出端和地之间的电容。

在一个示范性实施例中，所述电压控制延迟线通过多个延迟单元来产生所述多个延迟时钟信号。

在一个示范性实施例中，所述延迟单元通过反相器从输入时钟信号产生所述延迟时钟信号。

根据一个示范性实施例，所述延迟单元包括：PMOS晶体管，包括连接到驱动电压的源极、连接到延迟时钟信号输出节点的漏极、和耦合到输入时钟信号的栅极；第三NMOS晶体管，包括连接到所述延迟时钟信号输出节点的漏极和耦合到所述输入时钟信号的栅极；以及第四NMOS晶体管，包括连接到所述第三NMOS晶体管的所述源极的漏极、连接到地的源极、和耦合到所述电压信号的栅极。