[发明专利]多芯片堆叠结构及其制法

说明书

技术领域

本发明涉及一种半导体结构及其制法，尤指一种多芯片堆叠结构及其制法。

背景技术

由于电子产品的微小化以及高运行速度需求的增加，而为提高单一半导体封装结构的性能与容量以符合电子产品小型化的需求，半导体封装件结构以多芯片模块化(Multichip Module)乃成一趋势，从而由此将两个或两个以上的半导体芯片组合在单一封装结构中，以缩减电子产品整体电路结构体积，并提升电性功能。亦即，多芯片封装结构可通过将两个或两个以上的芯片组合在单一封装结构中，来使系统运行速度的限制最小化。此外，多芯片封装结构可减少芯片间连接线路的长度而降低信号延迟以及存取时间。

常见的多芯片封装结构为采用并排式(side-by-side)多芯片封装结构，其是将两个以上的芯片彼此并排地安装于一共同基板的主要安装面。芯片与共同基板上导电线路间的连接一般是通过导线焊接方式(wire bonding)达成。然而该并排式多芯片封装构造的缺点为封装成本太高及封装件尺寸太大，因该共同基板的面积会随着芯片数目的增加而增加。

为解决上述现有问题，近年来为使用垂直式的堆叠方法来安装所增加的芯片，其堆叠的方式按照其芯片的设计，打线制程各有不同，但若该芯片被设计为焊垫集中于一边时，例如为闪存芯片(flash memorychip)等，其堆叠方式为了打线的便利性势必采以阶梯状的形式，如图1A所示的美国专利第6,621,155号所公开的多芯片堆叠结构，其是在芯片承载件10上堆叠了多个芯片，以将第一芯片11安装于芯片承载件10上，第二芯片12以一偏移的距离而不妨碍第一芯片11焊垫的打线作业为原则下堆叠于该第一芯片11上，第三芯片13以一偏移的距离而不妨碍第二芯片12焊垫的打线作业为原则下堆叠于该第二芯片12上。

前述现有的多芯片堆叠结构虽较并排芯片方式节省面积，且可先行堆叠芯片再进行打线作业，但其最大缺点为堆叠较多层的芯片时，因为其堆叠方式为不断地往一边倾斜，其整个芯片堆叠的投影面积势必不断加大，如图1B所示，假设半导体芯片的侧边长度为S，而每增设堆叠一半导体芯片皆必须远离下层半导体芯片的焊垫区L的距离，从而利于打线作业的进行，所以当堆叠了n层芯片后，该半导体芯片的堆叠投影长度将为S+(n-1)L；由此可知当持续不断朝单一方向以阶梯方式堆叠芯片时，于堆叠至一定层数时，芯片势必将超出可封装范围，而此时即必须增加封装件的芯片承载件面积以完成芯片堆叠，但增加封装件的面积亦影响到整体电子产品的体积，而有违今日电子产品强调体积小且多功能的特性需求。

请参阅图2，为此，中国台湾专利号第I255492号公开一种多芯片堆叠结构，包括有：芯片承载件20；具多个芯片211、212的第一芯片组21，所述芯片211、212具有单边焊垫且呈阶梯状而堆叠于该芯片承载件20上，并通过焊线241电性连接至该芯片承载件20；缓冲件23，接置于该第一芯片组21上；以及具多个芯片223、224的第二芯片组22，所述芯片223、224具有单边焊垫，且该第二芯片组22的最底层芯片223是以偏移向该第一芯片组21的焊垫方向而接置于该缓冲件23上，再以阶梯状堆叠其余芯片，并通过焊线242电性连接至该芯片承载件20，而不致使全部芯片仅依序朝单一方向偏移，从而可在不超出可封装范围的情况下增加芯片堆叠数目。

但是，前述的多芯片堆叠结构仍存在着些许的问题，首先，由于需在芯片堆叠过程中额外增设缓冲片，因而造成制造成本及步骤的增加；再者，因缓冲片的增置，亦导致多芯片堆叠结构的高度无法有效降低，而不利于薄型电子装置(例如Micro-SD卡)的制作。

因此，如何提供一种堆叠多芯片的结构及其制法，以达成多个芯片可封装于封装件中又不需额外增加封装件面积、高度，以适用于薄型电子装置，且可节省制造步骤及成本的目的，实为目前亟待达成的目标。

发明内容

鉴于以上现有技术的缺点，本发明的主要目的是提供一种多芯片堆叠结构及其制法，从而可在不额外增加封装件面积及高度原则下，进行多层芯片的堆叠。

本发明的另一目的是提供一种多芯片堆叠结构及其制法，得适用于薄型电子装置。

本发明的又一目的是提供一种多芯片堆叠结构及其制法，得以于进行多芯片堆叠制程中节省成本及步骤。