[发明专利]用于减小芯片面积的半导体器件结构及其制备方法

说明书

本申请要求在2006年12月27日提交的韩国专利中请No.10-2006-0135521的权益，在这里将其全部作为参考。

技术领域

本发明涉及一种用于减小芯片面积的半导体器件结构及其制备方法，尤其涉及一种用于减小芯片面积的半导体器件结构及其制备方法，该方法适于通过改变上拉晶体管和下拉晶体管的连接结构来减小SRAM(静态存储器)的面积。

背景技术

半导体技术的方面已经集中于减小逻辑器件的芯片面积。例如，已经试图改变半导体器件的焊盘形式或减小库逻辑区域。另一种方法涉及减小基本上包括在不同半导体器件及逻辑器件中的SRAM的面积。

SRAM是一种类型的半导体存储器，特别是具有触发器型存储单元的随机存取存储器。由于只要保持施加电力该存储器能够保持其内容且不需要复杂的刷新时钟，因此SRAM可能适用于小容量存储器或高速缓冲存储器中。

如示例图1所示，具有上拉晶体管和下拉晶体管的连接结构的SRAM单元。可以在两个下拉NMOS晶体管逻辑块中执行逻辑操作，而在包括以交叉耦合形式布置的两个PMOS晶体管的上拉锁存器中执行上拉操作。区域100示出上拉晶体管和下拉晶体管的连接结构。

如示例图2所示，区域100中SRAM单元的配线连接结构。可以平行地布置上拉晶体管和下拉晶体管，以便可以将第一上拉晶体管和第二上拉晶体管布置在上部而可以将第一下拉晶体管和第二下拉晶体管布置在下部。为了保持金属线路210的间距，可以将触点208连接到通过间隙彼此分离布置的金属线路210。

如示例图3所示，沿示例图2线X-X’的SRAM单元可包括在半导体衬底中形成有源层202。随后可以在有源层202的部分区域上和/或之上形成栅极电极204。随后可以在包括栅极电极204的有源层202上和/或之上形成栅极绝缘膜206。为了暴露有源层202的最上表面的一部分，随后可以通过蚀刻栅极绝缘膜206形成接触孔。随后可以通过在接触孔中填充导电材料形成接触插塞208。随后可以在栅极绝缘膜206的部分区域上和/或之上形成金属线路210并连接到接触插塞208。

示例图2所示的上拉晶体管和下拉晶体管并联设置，以便可以将第一上拉晶体管(PU1)和第二上拉晶体管(PU2)设置在上部而可以将第一下拉晶体管(PD1)和第二下拉晶体管(PD2)设置在下部。为了由第一上拉晶体管和第一下拉晶体管形成的反相器连接到相对反相器并且将由第二上拉晶体管和第二下拉晶体形成的反相器连接到相对反相器，可以使用金属线路210。这可能导致金属线路210以规则间隙彼此分离的布置，以便保持金属线路210的间距。

然而，由于这种SRAM具有如示例图2所示的配线连接结构，为了在保持金属线路间距的同时提供多个集成晶体管，可能增加SRAM的总面积。

发明内容

实施例涉及一种具有减小芯片面积的半导体器件及一种制备方法，该方法适于通过改变明显影响SRAM单元面积的上拉晶体管和下拉晶体管的连接结构来减小SRAM的面积。

实施例涉及一种具有减小芯片面积和减小SRAM单元面积的半导体器件，通过改变嵌入到逻辑器件中的SRAM单元中上拉和下拉晶体管的连接方式，以便减小芯片面积。

实施例涉及一种具有减小芯片面积的半导体器件及一种制备方法，该方法将SRAM单元中晶体管的布置从并联形式改变为串联形式并且用线式触点代替金属线路。

实施例涉及一种可以至少包括下列一个部件的半导体器件：在SRAM之上顺序串联布置的第一下拉晶体管、第一上拉晶体管、第二上拉晶体管和第二下拉晶体管；在各个上拉和下拉晶体管之上形成的多个线式触点和金属线路。根据实施例，为了将由第一下拉晶体管和第一上拉晶体管形成的反相器连接到相对反相器，通过金属线路将在第一下拉晶体管和第一上拉晶体管之上形成的线式触点彼此连接，而为了将由第二上拉晶体管和第二下拉晶体管形成的反相器连接到相对反相器，通过金属线路将在第二上拉晶体管和第二下拉晶体管之上形成的线式触点彼此连接。

实施例涉及一种可以至少包括下列一个部件的半导体器件：从SRAM之上的上部相继形成串联的第一下拉晶体管、第一上拉晶体管、第二上拉晶体管和第二下拉晶体管；并且在各个上拉晶体管和下拉晶体管之上形成线式触点和金属线路。根据实施例，形成线式触点和金属线路包括通过金属线路将在第一下拉晶体管和第一上拉晶体管之上形成的线式触点彼此连接，以及通过金属线路将在第二上拉晶体管和第二下拉晶体管之上形成的线式触点彼此连接。