[发明专利]半导体器件电容制备方法

说明书

本申请要求在2006年12月28日提交的韩国专利申请No.10-2006-0135904的权益，在这里将其全部作为参考。

技术领域

本发明涉及一种半导体器件电容制备方法，尤其涉及一种能够实现半导体器件的氧化物电容和多晶硅一绝缘体一多晶硅(PIP)电容的同步使用的半导体器件电容制备方法，取决于使用或不使用金属线路端子。

背景技术

半导体技术的各方面已经集中于提供半导体器件电容制备方法，尤其是可以分为金属一绝缘体一金属(MIM)电容或多晶硅一绝缘体一多晶硅(PIP)电容。与金属氧化物硅(MOS)电容或结型电容不同，MIM电容和PIP电容是偏压独立的，由此需要精确度。

特别地，在半导体工艺中可以与金属线路的形成同时地制备MIM电容。因此，在制备半导体器件之后可能需要额外金属工艺。另一方面，可以在浅槽隔离(STI)层上和/或之上形成PIP电容，其结果是与MIM电容不同不需要额外工艺。另外，PIP电容可以广泛用于防止噪音和模拟器件的频率调制。而且，可以由与逻辑晶体管的栅极材料相同的材料诸如多晶硅构成PIP电容的底部电极和顶部电极。因此，可以在制备栅极同时制备PIP电容的电极而不需要提供额外工艺。

如示例图1A所示，一种制备半导体器件中PIP电容的方法可包括在硅半导体衬底10上和/或之上通过隔离工艺形成浅槽隔离(STI)层12。因此，将半导体衬底10分为有源区和隔离区。随后可以通过离子注入工艺以控制阀值电压所需的掺杂剂对有源区进行离子注入。

随后可以在半导体衬底10有源区的整个表面上和/或之上沉积绝缘层。然后可以在绝缘层上和/或之上沉积可用作逻辑晶体管栅极和PIP电容底部电极的第一多晶硅层。随后可以使用用于电容的底部电极18的掩模执行光刻和干式蚀刻工艺来构图第一多晶硅层，以便在STI层12上和/或之上形成电容的底部电极18。然后，可以执行离子注入工艺来增加底部电极18的掺杂剂浓度。

随后可以在该结构的整个表面上和/或之上沉积诸如介电层20的氧化物一氮化物一氧化物(ONO)层。然后可以在ONO层上和/或之上沉积将用作PIP电容顶部电极的第二多晶硅层，并进行离子注入。随后，可以使用用于逻辑晶体管栅极和电容的顶部电极的掩模来执行光刻和干式蚀刻工艺以构图位于STI层12上和/或之上的第二多晶硅层，以便在介电层20上和/或之上形成电容的顶部电极22，并且同样构图位于顶部电极22之下的介电层20。同时，可以构图在半导体衬底10有源区上的第二多晶硅层，以形成逻辑晶体管的栅极16。同样，还可以构图在栅极16之下配置的绝缘层以形成栅极绝缘层14。

然后，为了在半导体衬底10中形成n-型轻度掺杂漏极(LDD)或p-型LDD区域，在逻辑晶体管有源区上执行LDD离子注入工艺。n-型LDD或p-型LDD区域可以以栅极16的宽度彼此分隔。

如示例图1B所示，随后可以在该结构的整个表面上和/或之上沉积由氮化硅(Si₃N₄)构成的绝缘层。然后可以干式蚀刻氮化硅层以在电容的顶部电极22、介电层20和底部电极18的相对侧壁形成隔离垫24。也可以在逻辑晶体管的栅极绝缘层14和栅极16的相对侧壁形成隔离垫24。然后，为了在半导体衬底10中形成源极/漏极区26，随后可以在逻辑晶体管区上执行源极/漏极离子注入工艺。

如示例图1C所示，随后可以在电容顶部电极22表面或逻辑晶体管区域中不用于形成硅化物金属层的位置上和/或之上形成阻挡氧化物层28。然后，可以随后在半导体衬底10的整个表面上和/或之上沉积由钛(Ti)组成的硅化物金属层。随后可以对钛层进行退火来形成第一硅化钛层30a和第二硅化钛层30b。特别地，可以在逻辑晶体管的栅极16表面和/或源极/漏极区26上和/或之上形成第一硅化钛层30a。可以在电容底部电极18表面上和/或之上形成第二硅化钛层30b。

如示例图1D所示，可以随后在该结构的整个表面上和/或之上形成由氮化硅组成的蚀刻停止层32。可以随后在蚀刻停止层32上和/或之上沉积由硼磷硅玻璃(BPSG)或磷硅酸盐玻璃(PSG)组成的多金属介电(PMD)层34并进行退火。然后，为了平整化多金属介电层34的表面，可以随后执行化学机械抛光(CMP)工艺。为了弥补在CMP工艺期间产生的刮痕，可以随后在多金属介电层34上和/或之上形成缓冲氧化物层36。