[发明专利]半导体器件中栅电极的形成方法

说明书

相关申请的交叉引用

本发明要求2007年1月3日提交的韩国专利申请2007-0000403的优先权，其全部内容通过引用并入本文。

背景技术

本发明涉及半导体器件的制造方法，更具体涉及半导体器件中栅电极的制造方法。

最近，钨(W)已经用于形成半导体器件的栅电极。即，半导体器件通常使用具有顺序形成在栅极绝缘层上的多晶硅层、钨层和栅极硬掩模层的栅电极。

然而，在使用钨层形成栅电极时，在氧(O₂)气体氛中进行的后续工艺期间，钨层的上表面会被氧化，从而在钨层侧壁上形成异常氧化物层。

作为上述问题的解决方案，已经使用盖层来防止钨层的异常氧化。即，在蚀刻钨层之后，在钨层侧壁上形成盖层以防止钨层的侧壁被氧化。

图1A～1E是使用盖层形成栅电极的常规方法的横截面图。

参考图1A，在衬底100上顺序形成栅极绝缘层101、多晶硅层102、钨层103和硬掩模层104。

参考图1B，蚀刻硬掩模层104和钨层103的一部分以形成硬掩模图案104A和钨图案103A。

参考图1C，在包括硬掩模图案104A和钨图案103A的所得结构的表面上沉积盖氮化物层105。

参考图1D，蚀刻盖氮化物层105以在硬掩模图案104A和钨图案103A的侧壁上形成盖间隔物105A。

参考图1E，利用盖间隔物105A作为蚀刻屏障来蚀刻多晶硅层102和栅极绝缘层101。因此，形成栅电极，其包括栅极绝缘图案101A、多晶硅图案102A、钨图案103A、和硬掩模图案104A的堆叠结构。

然而，在形成栅电极的常规方法中，在钨图案103A的侧壁上沉积包括盖氮化物层的间隔物形状的钝化层。因此，难以调节钨图案103A的外形和临界尺寸(CD)。换言之，如图1E所示，钨图案103A的CD小于下方硅图案102A的CD。

而且，形成在钨图案103A侧壁上的盖层增加钨层的电阻，由此增加栅电极的整个电阻。亦即，栅电极的CD与下方多晶硅图案102A的相同。然而，钨图案103A的CD由于形成在钨图案103A两个侧壁上的盖层的厚度而减小。因此，钨图案103A的表面积变得小于多晶硅图案102A的表面积。结果，尽管钨层具有极好的低电阻性能，但是与预期相比，栅电极的总电阻增加。

而且，盖层减小栅电极之间的间隙，由此导致在后续自对准接触(SAC)工艺期间的工艺失效。此外，在蚀刻钨层之后，单独形成盖层，然后蚀刻多晶硅层。因此，工艺数目增加，由此增加了生产成本。

发明内容

本发明涉及提供形成半导体器件中的栅电极的方法。所述方法在半导体器件的栅电极的形成中省略了为防止钨层异常氧化而形成单独的盖层的工艺步骤。因此，简化了形成栅电极的工艺，也防止了由盖层所引起的器件失效。

根据本发明的一个方面，提供一种形成半导体器件中的栅电极的方法。该方法包括提供衬底，在衬底上形成栅极绝缘层，在栅极绝缘层上形成第一和第二导电层，在第二导电层上形成硬掩模图案，使用硬掩模图案作为蚀刻掩模蚀刻第二导电层，进行氧化过程以在蚀刻的第二导电层的侧壁上形成抗氧化层，和使用硬掩模作为蚀刻掩模蚀刻第一导电层。

附图说明

图1A～1E是形成栅电极的常规方法的横截面图。

图2A～2F是根据本发明的一个实施方案制造半导体器件的方法的横截面图。

具体实施方式

本发明的实施方案涉及形成半导体器件中的栅电极的方法。

图2A～2F是形成栅电极的典型方法的横截面图。在该实施方案中，利用含有凹陷沟道的晶体管作为例子来说明制造半导体器件的方法。

参考附图，所示层厚和区域被放大以利于说明。当第一层称为在第二层″上″或在衬底″上″时，可以表示第一层直接形成在第二层上或衬底上，或者也可表示在第一层与第二层或衬底之间可存在第三层。此外，在不同的附图中，在本发明的各个实施方案中相同或类似的附图标记表示相同或类似的元件。

参考图2A，形成隔离层20以限定衬底10的有源区。通过使用浅沟槽隔离(STI)方法形成隔离层20。即，通过在衬底10中制备沟槽然后用高密度等离子体(HDP)氧化物层填充沟槽来形成隔离层20。

随后，在包括隔离层20的衬底10上顺序形成第一垫层31和第二垫层32。用氧化物材料形成第一垫层31以保护衬底10。用对于衬底10具有高蚀刻选择性的氮化物材料形成第二垫层32。在另一个实施方案中，可以省略形成第一垫层31。