[发明专利]超薄芯片尺寸封装结构及其方法

说明书

技术领域

本发明有关于芯片尺寸封装，特定而言是有关于可最小化封装尺寸及有效改善制造工艺的超薄芯片尺寸封装结构及其方法。

背景技术

近年来，高科技电子制造业发展出更具特色包装且更为人性化的电子产品。此类展示于商品橱窗的新产品于设计上较为轻薄短小。于此类电子产品的制造当中，关键组件必定为每一电子产品中的集成电路(IC)芯片。

半导体科技的快速发展已引导半导体封装尺寸缩小、多接脚采用、细间距采用、电子组件最小化等的快速进展。晶圆级封装的目的及优点包含降低生产成本、通过利用较短的导电线路径而降低寄生电容(parasitic capacitance)及寄生电感(parasitic inductance)所造成的影响、获得较佳讯杂比(SNR)。此外，晶圆级封装产品的尺寸接近于芯片的尺寸，故芯片尺寸决定封装的体积。

传统上形成芯片尺寸封装(CSP)的方法为切割半导体晶圆成半导体晶粒，接着架置半导体晶粒至作为封装基底的基板上的预定位置且结合至其上，整体以树脂密封，之后，密封树脂及基板是一同切割成半导体晶粒间部分的块体。于另一传统方法中，半导体晶圆(未切割成半导体晶粒)架置于基板上且结合至其上，随后同步切割半导体晶圆及基板，经切割并分离的半导体晶粒及封装基座遂以树脂密封。

此外，集成电路芯片的操作性、表现及寿命受其电路设计、晶圆制造及芯片封装所大为影响。本发明将着重于芯片封装技术。由于集成电路芯片的特性及速度快速提升，故必须加强电路的传导性以降低晶粒至外部电路的信号延迟及衰减。提供良好散热及保护集成电路芯片并具有微小的整体封装尺寸的芯片封装对于较高效能芯片而言为必须。此类为芯片封装中所欲达的目标。

现存的芯片封装技术有许多种类，例如锡球阵列(BGA)、打线接合(wirebonding)、覆晶(flip chip)，以用于透过晶粒与基板上的接合点架置晶粒于基板上。内部导线有助于扩散基板底部的接合点。焊锡球分别植入于接合点上，以作用为晶粒电性连接至外部电路的接口。同样地，针脚阵列(PGA)相当类似于锡球阵列(BGA)，其以针脚替代锡球于基板上，且针脚阵列(PGA)亦作用为晶粒电性连接至外部电路的接口。

锡球阵列(BGA)及针脚阵列(PGA)封装均需要打线或覆晶以用于架置晶粒于基板上。基板内的内部导线扩散基板上的接合点，且至外部电路的电性连接通过接合点上的焊锡球或针脚予以实行。因此，此类传统方法无法缩短信号传输路径的距离，而事实上增加信号路径距离。如此会增加信号的延迟及衰减并降低芯片效能。

然而，于制造方法中，晶圆级芯片尺寸封装(WLCSP)通过利用晶粒的周围区域作为接合点，而具有能于晶粒上直接印刷重分布电路的优点。其通过于晶粒的表面上重分布面阵列(area array)而达成，如此可完全利用晶粒的整体面积。接合点通过形成覆晶凸块而设置于重分布电路上，故晶粒的底侧直接连接至具微分隔接合点的印刷电路板(PCB)。

虽然晶圆级芯片尺寸封装(WLCSP)可大为缩短信号路径距离，然而当晶粒及内部组件的整合更为高阶时于晶粒表面上容纳所有接合点仍非常困难。当整合更为高阶时晶粒上的针脚数量增加，故面阵列中的针脚重分布变为难以达成。即使针脚重分布成功，针脚间的距离将会过小而无法符合印刷电路板(PCB)的间距。换言之，由于以上所述此样先前技术的程序及结构将受困于产率及可靠度问题。先前方法的另一缺点较高成本及制造工艺费时。

发明内容

鉴于上述，本发明提供用于超薄芯片尺寸封装的新结构及方法，其将晶圆级封装的封装结构厚度最小化以克服上述缺点。

本发明将叙述一些较佳实施例。然而，此领域的技术者应得以领会，除此处详细叙述的外本发明可广泛实行于其它实施例。本发明的范围除权利要求书所明定的外不特别受限。

本发明的一目的为提供能够将芯片尺寸封装的尺寸最小化的芯片尺寸封装结构。

本发明的另一目的为提供可有效改善芯片尺寸封装的制造工艺的用于芯片尺寸封装的方法。

本发明提供超薄芯片尺寸封装结构，其包含基板，复数晶粒，其具有形成于其上的复数接合垫，第一介电层，其形成于复数晶粒的上以暴露接合垫的部分表面，连通导电层，其填充于第一介电层中的空隙内，重分布层导线，其形成于连通导电层及第一介电层上，第二介电层，其形成于第一介电层及重分布导线上以暴露重分布层导线的部分表面，复数导电凸块(例如焊锡)，其形成于第二介电层中的空隙内，以及覆盖保护层，其形成于基板的下方，其中复数导电凸块可透过连通导电层及重分布层导线而电性连接至接合垫。