[实用新型]溅镀机台的晶片承载装置

说明书

技术领域

本实用新型有关于一种溅镀机台的晶片承载装置，尤指一种可抑制溅镀时产生的放电(arcing)现象的晶片承载装置。

背景技术

在超大型集成电路(ultra large scale integration，ULSI)工艺中，为有效定义各种元件，通常于基底上沉积各种膜层，并藉由繁复的光刻蚀刻技术，来定义所需的元件图案。典型的膜层沉积技术包含有化学气相沉积(chemicalvapor deposition，CVD)方法以及物理气相沉积(physical vapor deposition，以下简称为PVD)方法。其中PVD方法更包含有利用蒸镀(evaporation)、溅镀(sputter)等方法来沉积所需的膜层，并广泛的应用于现今半导体中的金属膜层沉积技术中。例如，在铜镶嵌工艺中，为克服铜材质易扩散入绝缘材质的缺点，该领域中具通常知识者莫不于形成铜导线之前，先于沟槽或介层洞中形成一阻障层(barrier layer)。而考虑阻障层金属需具有高电子导电率、低薄膜电阻率、优良抗电迁移率及高温稳定性、厚度薄而在绝缘材质与金属材质间有好的附着性等，目前以金属钽(Ta)膜或氮化钽(TaN)膜作为阻障层，而该阻障膜即藉由溅镀方法形成于沟槽或介层洞内。

请参阅图1，图1为习知一溅镀装置的示意图。如图1所示，溅镀装置10包含有一反应室(chamber)12、一设置于反应室12上方的金属溅击标靶(target)14、一遮罩16、一晶片承载装置20，用以承载一溅镀标的，如一铜工艺的晶片30，晶片承载装置20并用以调整晶片30至适当位置。溅镀装置10尚包含一晶片上举器(wafer lifter)18，用以在晶片承载装置20与机器手臂间转载并传递晶片30。

请参阅图2，图2是图1中晶片承载装置20的部分示意图。如图2所示，晶片承载装置20包含有一基座，如一静电吸盘(electrostatic chuck，E-chuck)22，通以一直流电压以吸附晶片30。晶片承载装置20亦包含一陶瓷材质的沉积环(deposition ring)24与一金属材质的覆盖环(cover ring)28。如图2所示，沉积环24覆盖部分静电吸盘22，以防止静电吸盘22暴露于反应室12中而被溅镀，其部分表面包含有一层铝或氧化铝膜(coating)26；而覆盖环28则藉由其他的方式固定于静电吸盘22上方，用以覆盖但不接触部分沉积环24。

由于覆盖环28与沉积环24之间存有一空隙，因此在进行溅镀工艺时，所欲沉积的金属材料容易沉积在沉积环24表面，尤其是沉积环24外侧靠近覆盖环28处，即图2中所标示的圆圈40处。因此在进行电镀工艺时，该部分往往会因为沉积的金属材料与覆盖环28具有一电位差而产生放电现象(arcing)，而更容易吸引金属离子附着，不但影响溅镀金属的厚度，还会造成零件的污染。

请参阅图3，图3为晶片30表面的沟槽或介层洞溅镀阻障层的结果示意图。当晶片30在进行一偏压溅镀(bias sputter)工艺时，其被施加一负偏压，以从等离子体中吸引正离子轰击晶片30表面，造成动量转移，使沉积的薄膜分子能量增加而重新排列。同时，亦可再加大负偏压来引发离子轰击造成再溅镀(re-sputtering)的方法，例如在介层洞或沟槽32中沉积阻障层34时，即可加大负偏压，使沉积在介层洞或沟槽32开口的多余金属材料剥落，如图3中圆圈36所示的处，而获得一厚度均匀的阻障层34。而沉积环24与覆盖环28间的放电，会降低晶片30的负偏压，不但影响阻障层的厚度；同时亦会降低前述离子轰击效率，影响再溅镀结果以及阻障层34的溅镀均匀度，提高介层插塞或沟槽导线的电阻值。

实用新型内容

因此，本实用新型于此提供一种溅镀机台的晶片承载装置，以避免习知技术中沉积环与覆盖环间的放电情形，并改善因放电而影响的溅镀结果。

根据本实用新型的申请专利范围，是提供一种溅镀机台的晶片承载装置，包含有一基座(pedestal)、一沉积环(deposition ring)以及一覆盖环(coverring)。该基座设置于一溅镀反应室内用以载置一待溅镀的晶片。而该沉积环设置于该基座的周边部分，且该沉积环具有一凹槽。该覆盖环则设置于该基座与该沉积环上，且具有一对应于该沉积环的该凹槽的闸门(gate)。