[实用新型]一种嵌入式存储器内建自测试结构

说明书

技术领域

本实用新型涉及SoC芯片内建自测试的结构，特别涉及一种针对SoC系统芯片嵌入式存储器测试的结构。

背景技术

目前SoC系统级芯片内嵌入式存储器的测试，大多采用内建自测试方式，即自行生成测试向量、存储器的控制信号和地址信号，并对存储器的响应数据与理想仿真数据进行比较，判断存储器有无故障。依照这种架构思想，每个存储器必须配有一个MBIST(Memory Build-in self-testcircuit)控制器和一个比较器，其中MBIST控制器用于生成测试存储器所需的测试向量、存储器的控制信号和被测地址信号；比较器用于将存储器读出数据和理想数据进行比较，并将比较结果送交MBIST控制器，从而得到存储器有无故障的结论。

然而随着现今SoC系统级芯片的发展，通常在一块SoC系统级芯片上有多块嵌入式存储器，而且嵌入式存储器的容量和字宽并不完全相同，如图1所示，每个嵌入式存储器都配置一个MBIST控制器和一个比较器。如果每个嵌入式存储器都配置一个MBIST控制器和比较器，则会占用较多的芯片面积，增加测试的复杂度。

在2002年9月25日公开的公开号为CN1371099A的发明专利“可与被安装的多个存储电路的容量对应地进行冗余置换地自解析的半导体集成电路装置”，其中虽然也涉及了多块存储器自测试架构，但是其采用的是一种串行检测方式，仍然不能够大幅度减少测试时间，且占用较多的芯片面积。

发明内容

为了解决每个嵌入式存储器配置一个MBIST控制器和一个比较器占用芯片面积较大及测试复杂度高的问题，本实用新型提出一种嵌入式存储器的内建自测试结构，包括MBIST控制器1、至少2个存储器以及与各存储器对应的比较器，其特征在于，所述该内建自测试结构还包括合成模块5；其中所述每个存储器配置有一个比较器，组成一个相对独立的测试单元，所述各测试单元与MBIST控制器1并行，且由MBIST控制器1向各测试单元输出控制信号，所述各测试单元将各自比较结果输入到合成模块5中，由合成模块5对所述比较结果整合后得到一个总的比较结果，并将所述的总的比较结果输入到MBIST控制器1。

所述MBIST控制器1生成的各测试单元所需信号包括：读写使能信号、片选信号、输出使能信号、测试地址信号和测试激励数据，与同一MBIST控制器1相连的各测试单元所述控制信号可共用。

所述各测试单元中的存储器的地址大小或字宽可以不相同。

所述MBIST控制器1以所述各测试单元存储器中最大容量和最大字宽的存储器标准来生成测试地址信号和测试激励数据，对于容量小、字宽小的存储器，只需将MBIST控制器1输出的测试地址和测试激励数据的相应低位数据输入到所述存储器中。

在合成模块5中，对所述各测试单元输出的比较结果进行与操作，得到所述总的比较结果。

在合成模块5中，当容量小的存储器被测试完成后，与该存储器对应的比较器输出的比较结果不参与整合。

MBIST控制器1根据合成模块5输入的总的比较结果进行判断：若无报错，则继续进行测试直至测试完成；若有报错，则将fail和done信号同时置高，整个测试停止。

本实用新型所述嵌入式存储器测试结构通过采用一种多个嵌入式存储器共同配置一个MBIST控制器的并行结构，解决了现有技术中每个嵌入式存储器均配有一个MBIST控制器占用较多芯片面积的问题，且本实用新型所述嵌入式存储器测试结构还大大减少了测试的复杂度，减少BIST电路所占芯片面积，实现了SoC系统级芯片上的多块嵌入式存储器并行进行测试。

附图说明

图1是现有技术中嵌入式存储器测试结构示意图；

图2是本实用新型具体实施方式嵌入式存储器内建自测试结构示意图。

具体实施方式

以下结合附图说明对本实用新型具体实施方式进行详细描述。

本实用新型公开了一种嵌入式存储器内建自测试的结构，包括一个MBIST控制器、至少2个存储器以及与之一一对应的比较器和一个合成模块。为能够方便、详细的对本实用新型进行描述，在本实施例中以含有三个地址大小不同的存储器的情况为优选实施例对本实用新型进行详细描述。本实用新型还能够实现其他实施例，并以多种方式实践和执行，因此应当理解，本实用新型不仅限于在其申请的以下说明中阐述的或附图展示的结构细节和原件布局。