[发明专利]存储器装置行及/或列存取效率

说明书

相关申请交叉参考案

本申请案是主张2006年1月4日申请的第11/326,157号美国非临时专利申请案 的优先权的PCT申请案，所述申请案的全文以引用的方式并入本文中。

技术领域

此揭示内容涉及计算平台内的存储器装置。

背景技术

计算平台通常包括一或一个以上动态随机存取存储器(DRAM)装置。DRAM装置 可用于各种上下文中，包括主系统存储器及/或图形存储器(列出几个实例)。对于一些 计算平台，可将一个或一个以上DRAM装置耦合到图形处理单元(GPU)。对于一些 平台，所述GPU可位于母板上，而对于其它平台，所述GPU可位于适配器卡上。

对于一些计算平台，可将GPU耦合到一个或一个以上x16或x32DRAM装置。 术语“x16”表示具有16位数据接口的存储器装置且术语“x32”表示具有32位数据 接口的存储器装置。通常，DRAM装置具有多路复用地址总线，其中行地址是从位 于所述GPU中的存储器控制器发送到DRAM，且接着在一个或一个以上循环后，将 列地址发送到DRAM。至少部分响应于行和列地址，DRAM装置可从存储位置阵列 检索数据，且将数据置于数据总线上以传递给GPU。对于一些计算平台，GPU可具 有64位数据总线。对于其中将x16DRAM装置用于图形存储器的情况，可将4个 DRAM装置耦合到GPU。对于其中使用x32DRAM装置的情况，可将2个DRAM 装置耦合到GPU。

DRAM装置可以突发方式输出数据。一些DRAM装置可每列地址针对每一数据 输出线突发4或8数据位的群组。为了增加整个存储器子系统的性能，可增加突发长 度。随着突发长度增加，列存取粒度增加，这会导致存储器控制器从DRAM中获取 多于其所需的数据。对于一些GPU，可实施子分区方案以帮助改善效率。对于总地 址宽度的子集，此子分区方案可向每一DRAM发送唯一地址位。例如，DRAM的地 址输入的总数目可以是13。对于其中使用两个2个x32DRAM装置的情况，为了向 每一DRAM装置提供唯一地址，将需要26个地址线。如果实施4位子分区方案，那 么由存储器控制器输出的地址信号的总数目从13增加到17。

图1描绘实例性子分区方案。存储器子系统100(可能是图形存储器子系统)包括 存储器控制器110。对于此实例，存储器控制器110是耦合到存储器装置120及130。 对于此实例，存储器装置120及130包含x32DRAM装置。数据总线111是耦合在 存储器控制器110与存储器装置120及130之间。对于此实例，数据总线111包含一 次能够传递64位数据的数据线。对于此实例，地址总线121向存储器装置120及存 储器装置130二者提供9个地址线。4位子分区地址总线123是耦合到存储器装置130， 而单独的4位子分区地址总线125是耦合到存储器装置120。对于此实例，存储器控 制器110可使用地址总线121以及子分区地址总线123及125向存储器装置120及 130传递行地址。对于此实例，子分区地址总线123及125具有相同的行地址信息。 同样对于此实例，存储器控制器110可向存储器装置120及130传递列地址信息。对 于此实例，子分区地址总线123及125有不同的列地址信息，从而允许存储器控制器 110在存储器装置120及130中个别地寻址不同的列。能够向存储器装置传递子分区 列地址可导致效率的改善。然而，随着x64或更大的DRAM装置变得更普遍，先前 的子分区方案变得不可用，因为对于此实例，全部的64位数据可由单个DRAM装置 传递。先前的子分区方案每接口需要多个DRAM装置。

发明内容

本发明提供一种存储器装置，其包含：

存储位置阵列；

地址接口，其适于接收行地址和列地址，其中所述行地址和所述列地址由耦合 到所述存储器装置的地址总线和子分区地址总线提供，其中所述列地址包含多个子分 区列地址，所述多个子分区列地址各自包括由不同的所述子分区地址总线提供的不同 的列地址信息，以能够在所述存储器装置中同时寻址不同的列；以及

单一数据输出接口，其适于输出同时从所述存储位置阵列内的多个位置检索的 数据，其中所述阵列内的所述多个位置对应于至少部分由所述行地址和所述多个子分 区列地址指定的位置。

进一步的，其中所述行地址包含多个子分区行地址。