[发明专利]具有可中断时钟的数据总线接口

权利要求书

1.一种具有总线时钟和总线数据线(SCL、SDA)的数据总线接口，其中，数据传输的开始和结束分别由总线时钟和总线数据线(SCL、SDA)的唯一状态组合来指示，其中，提供接口电路(I2C)，其在接收模式中通过以总线时钟速率的倍数进行采样来确定总线时钟和总线数据线(SCL、SDA)的状态，并且输出所传送的数据，其特征在于，提供用于检测数据传输的开始和结束的控制电路(CLK_CTRL)，其中所述控制电路(CLK_CTRL)在检测到数据传输的开始之后向接口电路(I2C)施加该接口电路(I2C)的操作所需的第一时钟信号(CLK_G)，并且其中，所述控制电路(CLK_CTRL)在检测到数据传输的结束之后中断该接口电路(I2C)的操作所需的第一时钟信号(CLK_G)，并且其特征在于，所述控制电路(CLK_CTRL)被适配为以接口电路的采样阶段的决定斜率的相反斜率来切换第一时钟信号(CLK_G)，由此在数据传输之前和之后能够获得固定时间以设置和完成所述传输。

2.如权利要求1所述的数据总线接口，其特征在于，所述控制电路(CLK_CTRL)分析总线时钟和总线数据线(SCL、SDA)的状态以检测数据传输的开始或结束。

3.如权利要求1所述的数据总线接口，其特征在于，所述控制电路(CLK_CTRL)包括无时钟的状态机。

4.如权利要求1所述的数据总线接口，其特征在于，所述第一时钟信号(CLK_G)的施加和/或中断与第二时钟信号(CLK)同步发生，其中第一时钟信号(CLK_G)是从第二时钟信号(CLK)导出的。

5.如权利要求1所述的数据总线接口，其特征在于，所述控制电路(CLK_CTRL)将复位信号施加到接口电路(I2C)。

6.如权利要求1所述的数据总线接口，其特征在于，外部复位信号(RST)被提供给所述控制电路。

7.一种用于利用总线时钟和总线数据线(SCL、SDA)来控制数据总线接口的方法，其中接口接收电路以数据总线接口的总线时钟速率的倍数对总线时钟线和总线数据线(SCL、SDA)进行采样，并且其中接收阶段输出所接收的数据，该方法包括以下步骤：

-检测数据传输的开始；

-当检测到数据传输的开始时，将具有数据总线接口的时钟速率的倍数的第一时钟信号(CLK_G)施加到接收电路；其中数据传输的开始由总线时钟线和总线数据线的唯一状态组合来指示，

-检测数据传输的终止；其中数据传输的结束由总线时钟线和总线数据线的唯一状态组合来指示；以及

-当检测到数据传输的终止时从接收电路移除所述第一时钟信号，

其特征在于，以接收电路的采样阶段的决定斜率的相反斜率来施加和移除第一时钟信号(CLK_G)，由此在数据传输之前和之后能够获得固定时间以设置和完成所述传输。

8.如权利要求7所述的方法，其中，检测数据传输的开始和终止包括：监控总线数据和/或总线时钟线的逻辑状态或状态转变。

9.如权利要求7所述的方法，其中，施加和移除第一时钟信号包括：控制传导或中断所述第一时钟信号的开关。