[发明专利]填充高纵横比沟槽隔离区的方法和所得的结构

说明书

技术领域

本发明涉及半导体装置的领域，且明确地说涉及一种填充半导体装置中的高纵横比沟槽隔离区的方法和所得的结构。

背景技术

通常在半导体装置应用中，将许多装置充填到半导体衬底的较小区域中以形成集成电路。一般来说，这些装置需要彼此电隔离以避免装置间的问题。因此，电隔离是半导体装置设计的一个重要部分，以防止邻近的组件和装置之间的不需要的电耦合。对于高密度存储器(包含但不限于快闪存储器)来说尤其如此。

浅沟槽隔离(STI)是一种常规的隔离方法。浅沟槽隔离提供非常好的装置间的隔离。浅沟槽隔离工艺一般包含以下步骤。首先，使用湿式或干式蚀刻用掩模在半导体衬底中形成沟槽。接着，在半导体衬底的整个表面上沉积绝缘层以填充所述沟槽。最后，使用化学机械抛光(CMP)使绝缘层平坦化。保留在沟槽中的绝缘层充当用于提供衬底中装置间的隔离的STI区。另外，可在沉积绝缘层之前，在沟槽的侧壁和底部上形成氮化物或氧化层。

随着半导体装置变得更小并更复杂且充填密度增加，STI区的宽度也减小。另外，对于某些类型的电子装置，需要较深的隔离沟槽。这导致沟槽隔离区具有较高纵横比；纵横比是指沟槽的高度与其宽度之比(h:w)。大于或等于约3:1的纵横比将被认为是高纵横比。当用具有良好填充能力的高密度等离子体氧化物填充高纵横比沟槽时，且即使当填充小于高纵横比的沟槽时，隔离区中仍可能存在孔隙或接缝。这些缺陷导致装置之间的电隔离减小。较差的隔离可导致短路，且可缩短形成在衬底上的一个或一个以上电路的寿命。

图1A和图1B说明根据现有技术形成在半导体衬底10中的高纵横比隔离沟槽11。在形成隔离沟槽11之前，可将其它层毯覆式沉积在半导体衬底10上，例如稍后用于形成栅极结构的层，包含氧化物层12、多晶硅层14和氮化物层16。在沟槽11穿过层12、14、15并进入衬底10中而形成之后，在半导体衬底10上沉积绝缘层20以填充沟槽11。可使用高密度等离子体化学气相沉积(high-density plasma chemical vapor deposition，HPDCVD)或任何其它高质量CVD氧化物来沉积绝缘层20。由于沟槽11的高纵横比的缘故，HPDCVD工艺可能在绝缘层20中留下孔隙区22或接缝24，分别如图1A和图1B所示。另外，填充高纵横比沟槽11需要增加HDP等离子体偏压。这可导致对衬底10或对氧化物层12或多晶硅层14的破坏。减小沟槽11的纵横比允许进行较低偏压(较低功率)过程，从而引起较少破坏。

孔隙22的出现是因为，在沉积绝缘层20的过程中，沟槽11的顶部处的侧壁上的绝缘层20比较接近沟槽11的底部的部分生长得更厚。因此，沟槽11的顶部处的开口在可填充沟槽11整个体积之前被封堵，从而导致孔隙区22，其使经填充的沟槽11的隔离特性减小。

接缝24在沟槽11内向内生长的绝缘层20的相对面接合在一起的情况下出现。虽然接缝24本身不会损害所述结构，但如果图1B的结构在后续处理期间暴露于蚀刻步骤，那么绝缘层20的邻近于接缝24的部分可能比材料20的其余部分对蚀刻更敏感，这将以类似于孔隙22的方式使经填充的沟槽11的隔离特性减小。

因此，需要且期望一种实现良好隔离而且还减少绝缘材料中的孔隙和接缝的填充高纵横比沟槽隔离区的方法。

发明内容

本发明提供一种填充高纵横比沟槽隔离区的方法和所得的结构，其中所述方法实现较好的间隙填充特性，同时减轻所述隔离区中的孔隙和接缝。所述方法包含以下步骤：形成沟槽；在所述沟槽的底部和侧壁上形成氧化物层；蚀刻所述氧化物层以使所述沟槽的所述底部暴露；在所述沟槽的所述底部上提供外延硅层；以及在所述外延硅层上提供高质量CVD氧化物层。

从结合附图和本发明的所说明的示范性实施例而提供的以下具体实施方式中将更加明白本发明的这些和其它特征。

附图说明

从参看附图而提供的以下具体实施方式中将更清楚地理解本发明的上述特征，附图中：

图1A描绘包含含有孔隙的高纵横比隔离沟槽的现有技术半导体衬底。

图1B描绘包含含有接缝的高纵横比隔离沟槽的现有技术半导体衬底。

图2是根据本发明的具有在第一处理阶段形成于半导体衬底中的高纵横比沟槽的半导体装置的视图。

图3A是根据本发明第一示范性实施例在图2之后的处理阶段的图2半导体装置的视图。

图3B是根据本发明第二示范性实施例在图2之后的处理阶段的图2半导体装置的视图。