[发明专利]微处理器中的紧缩加减运算

权利要求书

1.一种处理器电路，其适于对一对选定运算数执行紧缩半字加法和减法运算，所述处理器电路包括：

算术逻辑单元(ALU)，其具有加法器电路，所述加法器电路可选择性地分为两个半字加法器，每一半字加法器可独立选择以对在所述半字加法器的各自运算数输入处接收的运算数执行加法或减法运算，所述ALU可存取具有拥有顶部和底部半字存储位置的一组可选择寄存器的寄存器堆，所述ALU的所述半字加法器的输出可选择性地耦合到所述寄存器堆中的指令指定的目的地寄存器的各自顶部和底部半字存储位置；以及

一组多路复用器，其耦合在所述寄存器堆与所述ALU的所述半字加法器的所述运算数输入之间，所述组多路复用器经配置以响应于指令确定的控制信号从所述寄存器堆的所指定第一源寄存器的所指定顶部或底部半字选择第一运算数输入，且从所述寄存器堆的所指定第二源寄存器的所指定顶部或底部半字选择第二运算数输入，所述所指定第二源寄存器未必与所述所指定第一源寄存器相同。

2.根据权利要求1所述的处理器电路，其中所述组多路复用器包含第一组多路复用器，其响应于顶部/底部控制信号以用于在来自所述指定第一和第二源寄存器的顶部和底部半字运算数之间进行选择。

3.根据权利要求2所述的处理器电路，其中所述组多路复用器进一步包括第二组多路复用器，其响应于半字/全字控制信号以用于在来自所述指定第一和第二源寄存器的半字与全字运算数之间进行选择。

4.根据权利要求1所述的处理器电路，其中所述ALU包含耦合在底部半字加法器的进位输出与顶部半字加法器的进位输入之间的多路复用器，所述多路复用器响应于传播进位控制信号以用于在传播所述进位输出以产生全字加法器与不传播所述进位输出以产生独立的半字加法器之间进行选择。

5.根据权利要求1所述的处理器电路，其中所述两个半字加法器响应于独立加/减控制信号以用于指定由所述各自半字加法器进行的运算数输入的加法或减法。

6.根据权利要求1所述的处理器电路，其进一步包括耦合在所述ALU与所述目的地寄存器的输出之间的结果-修改逻辑，其中所述结果-修改逻辑经配置以对所述ALU的所述各自半字输出选择性地实施指令指定的等分、无符号饱和、有符号饱和无修改中的任何一者或一者以上。

7.一种在处理器电路的单一操作周期中执行紧缩半字加法和减法运算的方法，所述方法包括：

借助一组多路复用器，从可由算术逻辑单元(ALU)存取的寄存器堆的所指定第一源寄存器的所指定顶部或底部半字中选择第一运算数；

借助一组多路复用器，从所述寄存器堆的所指定第二源寄存器的所指定顶部或底部半字中选择第二运算数，所述指定第二源寄存器未必与所述指定第一源寄存器相同；

在所述ALU中，在所述处理器电路的单一操作周期中并行执行所述选定第一和第二运算数的各自半字加法和半字减法；以及

将从所述并行半字加法和半字减法运算中产生的和与差提供到所述寄存器堆的所指定目的地寄存器的各自顶部和底部半字位置。

8.根据权利要求7所述的方法，其进一步包括在将所述和与差提供到所述所指定目的地寄存器的各自顶部和底部半字位置之前经由移位来等分所述和与差。

9.根据权利要求7所述的方法，其进一步包括检测所述各自和与差中的上溢或下溢状况，且如果检测到任何此类状况，那么在将所述和或差提供到所述所指定目的地寄存器之前使其中发生此类状况的所述和或差饱和。