[发明专利]在支撑衬底上通过外延获得的非晶材料中制造包括至少一个薄层的结构的方法和根据该方法获得的结构

说明书

技术领域

本发明涉及一种在支撑衬底上通过所谓的固相外延(SPE)获得的非晶材料中制造包括至少一个薄层的结构的方法。 

本发明也涉及通过该方法获得的结构。 

本发明的一个非限定性的应用涉及制造半导体衬底，其上部层被掺杂例如用于形成CMOS(互补金属氧化物半导体)元件，例如晶体管。 

背景技术

在这方面，特别是微电子领域，可以尝试降低用于制作电子元件的衬底层的电阻。通过增加载流子的浓度可以显著地降低电阻。 

载流子浓度的增加，其主要步骤如图1示意性所示，是通过对如图1a所示通常采用硅制成的衬底1采用传统的方法通过注入掺杂物质2(参考图1b)掺杂来获得的。例如，典型地执行注入的掺杂物质例如磷或硼。参考图1c，根据这种已知的方法得到的衬底因此包括上部掺杂区3和下部晶体区4。 

然而，掺杂物质具有限制的溶解度，对应着在支撑衬底里可能产生的载流子的最大浓度。 

因此如能够对衬底的掺杂超过级别在1e20at/cm³的标准溶解度限制是很有优势的。 

为了这个目的，应用所谓的固相外延(SPE)也是众所周知的，其主要步骤如图2示意性所示。 

图2中显示了用于处理典型为硅的支撑衬底10的固相外延。 

在第一步骤(图2b)期间，为了在支撑衬底10中生成上部非晶体层12，例如硅的原子物质11从支撑衬底的上部面注入，如图2c所示。

因此，注入原子物质后，衬底包括下部晶体层13和上部非晶体层12。 

注意到该注入物质11在非晶体层12的下面也立即产生区域15，该区域的间隙位置里包括一些原子物质(例如硅)，但是该区域15的结构没有被描述为《非晶体》。 

在第二可选择的步骤中，参考图2d和图2e，在非晶体层12中注入掺杂物质14例如磷或硼。 

接下来，参考图2f，经过前面的可选择的注入掺杂物质步骤后，进行低温再结晶退火，然后注入非晶体层12的掺杂物质14被激活使得掺杂物质14在层12中大比例地进入置换位置 

经过低温再结晶退火，意味着在550℃至650℃之间的温度进行热处理，其允许从衬底10的晶体层13进行非晶体层12的再结晶，该层13起着仔晶层的作用。 

采用这种技术，由此可以在支撑衬底10中激活杂质超过其限制的溶解度。应注意到，在硅的情况下，大多数目前的掺杂物在温度从800℃到1150℃其限制的溶解度在1e18到1.5e20at/cm³区间变化。随着掺杂物溶解度的增加，支撑衬底10中的载流子浓度增加，这将导致衬底上的电子元件的源/漏电阻降低，因此降低了该元件的功耗。 

然而，这种技术也有缺点，实际上，在再结晶退火结束时在紧邻位于再结晶层12的下面区域15中产生末端(EOR)型缺陷。 

这些EOR缺陷是因为结晶缺陷产生的，其在非晶化步骤中出现并在再结晶步骤中发展。 

这些EOR缺陷严重恶化了电气性能，特别是衬底10的载流子迁移率，从而使得这些衬底不适合用来制作电子元件。 

因此，如果SPE型方法真的允许增加衬底中的杂质的限制溶解度，则它们具有某些限制。 

发明内容

本发明的目的就是给出克服这些限制的可能性。 

为了该目的和根据本发明，提出了在接收衬底上制造包括至少一个薄层的最终衬底的方法，其特征在于它至少包括以下步骤： 

从支撑衬底形成所谓的中间结构包括：非晶体层，其中中间层具有上部面，以及通过在所述支撑衬底中从上部面进行受控的物质注入而得到非晶层，第一晶体层，因为所述受控的物质注入第一晶体层包含引起末端型点缺陷的间隙Si原子的点缺陷并紧邻位于所述的非晶体层下面，位于中间结构的下部分的第二晶体层， 

结合接收衬底到所述的中间结构的上部面上， 

去除形成有末端型点缺陷的中间结构的第一晶体层和第二晶体层，使得所述的非晶体层形成被结合和部分去除的中间结构的上部层 

根据本发明中的方法得到的结构允许衬底掺杂超过掺杂物的限制溶解度。此外，掺杂的衬底不包括任何点缺陷。 

通过沉积外延的晶体层伴随全部或部分非晶化该层，或者甚至例如通过沉积非晶体层，在中间结构的表面或在中间结构上形成非晶体层。 

可替代地，非晶体层可能在中间结构中构成，以形成上部层，所谓的中间结构的表面非晶体层。