[发明专利]以多退火步骤形成氮氧化硅栅极介电层的方法

说明书

技术领域

本发明实施方案一般涉及包括形成氮氧化硅膜层的半导体处理。更详 细地说，本发明涉及一种用来形成氮氧化硅膜层的方法，该方法利用等离 子氮化以及两步退火工艺来完成。

背景技术

随着集成电路和晶体管的器件几何尺寸日渐缩减，晶体管所需的栅极 驱动电流也日益升高。已知晶体管的栅极驱动电流会随晶体管的栅极电容 增加而增加，且晶体管的栅极电容等于k×A/d，其中k是该栅极介电质(通 常是二氧化硅)的介电常数，d是该介电质的厚度，且A是栅极接点面积。 因此，降低介电质的厚度与提高栅极介电质的介电常数是两种可用来提高 栅极电容与驱动电流的方式。

已有人尝试减小介电质的厚度，例如降低二氧化硅(SiO₂)介电质的 厚度到以下。但是，使用厚度低于的二氧化硅介电质经常会造成 效能不佳及耐用性降低。举例来说，在掺有硼的电极中，硼会穿过薄的二 氧化硅介电质而进入下方的硅基材中。此外，还会出现不乐见的栅极漏电 流(即，隧道电流(tunneling current))的增加，因而增加栅极的耗电量。薄 的二氧化硅栅极介电质也较易受到负型沟道金属氧化物半导体 (negative-channel metal-oxide semiconductor，NMOS)热载流子退化、以 及正型沟道金属氧化物半导体(PMOS)负偏压温度不稳定(negative bias  temperature instability，NBTI)现象的影响。

将二氧化硅层氮化已是习用以降低二氧化硅介电质厚度到以下的 方法。等离子氮化用于将氮并入至栅极氧化物中。氮化可在电极/氧化物界 面中提供高浓度的氮。此界面中高浓度的氮可防止硼渗透进入栅极氧化物 中。相反的，该栅极氧化物介电质块材在等离子氮化过程中仅掺杂有微量 的氮。块材中低浓度的氮导致膜层具有比原来氧化物低的等效氧化物层厚 度(equivalent oxide thickness，EOT)，因而可减少栅极漏电流。较佳是提 供一种的介电质。

氮化后将氮氧化硅膜层退火可改善沟道迁移率，但代价是会造成EOT 上升，此可通过执行传统退火的氮氧化硅膜层的峰值跨导测量而观察到。 相对于在较高EOT厚度下，沟道迁移率在较低EOT厚度下的退化较快。 此外，较高的EOT值也会降低传统退火的氮氧化硅膜层的驱动电流，因此， 需要一种可使膜层具有欲求的沟道迁移率、驱动电流和EOT的退火工艺。

发明内容

本发明提供一种用以形成具有欲求的沟道迁移率和驱动电流的氮氧化 硅薄层的方法。依据本发明一实施方案，该方法包括以1～100毫托耳的氧 化气体(该气体可为氧气、一氧化二氮或一氧化氮)将氮氧化硅膜层退火， 以及以约1slm的氧气将该氮氧化硅层退火。以1～100毫托耳的氧化气体 将氮氧化硅膜层退火的步骤，是在较以约1slm的氧气将该氮氧化硅层退 火的步骤所需的更高温度与更高压力下进行。

附图说明

图1为用以处理半导体基材的集成工具的示意图。

图2为用以形成经退火的氮氧化硅膜层的方法步骤的流程图。

图3为以各种工艺条件(在两步骤退火工艺的两个步骤中均包括有氧气) 所形成的膜层的有效氧化物厚度与饱和驱动电流的关系。

具体实施方式

在阅读过以下包括附图及申请专利范围的详细说明后，将可更了解本 发明上述特征。但须知，本发明范畴并不仅限于所揭示实施例中。

图1为依据本发明各种实施方案用以处理半导体基材的集成工具100 的示意图。此集成工具100的一个示例为美国加州圣克拉拉市应用材料公 司出品的GATE STACK CENTURA^TM集成工具。此集成工具100包括负 载锁定室102、104，快速热退火或工艺(rapid thermal anneal or process， RTP)室106、108，去耦合等离子氮化(decoupled plasma nitridation，DPN) 室110，沉积室112，及冷却室114。此集成工具100也包括用来传送基 材118进出特定处理室的基材操纵工具116。

基材操纵工具116位于与周围各室连通的中央传送室中。欲处理的基 材位于负载锁定室102、104中。沉积室112是一种化学或物理气相沉积 室，可被用来在半导体基材上形成膜或层。