[发明专利]具有有源上拉的串行通信总线

权利要求书

1.一种双线通信总线电路，其包括：

所述通信总线电路的第一部分，其经配置以耦合到通信总线的第一线路且耦合到第一上拉电阻器，所述第一线路能够将数据信号从主装置运载到一个或一个以上从属装置；

所述通信总线电路的第二部分，其经配置以耦合到所述通信总线的第二线路，所述第二线路能够将时钟信号从所述主装置运载到所述一个或一个以上从属装置；以及

第一有源上拉装置，其位于所述通信总线电路的所述第一部分中，所述第一有源上拉装置能够操作地耦合到所述第一上拉电阻器，从而形成第一有源上拉对，所述第一有源上拉对经配置以在所述通信总线的所述第一线路上产生高逻辑电平。

2.根据权利要求1所述的通信总线电路，其进一步包括：

第二有源上拉装置，其位于所述通信总线电路的所述第二部分中，所述第二有源上拉装置能够操作地耦合到第二上拉电阻器，从而形成第二有源上拉对，所述第二有源上拉对经配置以在所述通信总线的所述第二线路上产生高逻辑电平。

3.根据权利要求2所述的通信总线电路，其进一步包括经配置以接受激活信号的输入端子，所述输入端子耦合到每一有源上拉装置。

4.根据权利要求1所述的通信总线电路，其进一步包括耦合到所述通信总线的至少一个线路的有源下拉装置，所述有源下拉装置经配置以在所述通信总线的所述至少一个线路上产生低逻辑电平。

5.根据权利要求4所述的总线电路，其中所述有源下拉装置是NMOS晶体管。

6.根据权利要求1所述的总线电路，其中所述有源上拉装置是PMOS晶体管。

7.根据权利要求1所述的总线电路，其中所述有源上拉装置是PNP晶体管。

8.根据权利要求1所述的总线电路，其中所述通信总线电路的每一部分是EEPROM存储器装置的一部分。

9.一种在串行通信总线上传输信号的方法，所述方法包括：

在两线串行通信电路上交换数据，所述两线串行通信电路包含用于传输数据信号的第一线和用于传输时钟信号的第二线，所述两线串行通信电路经布置以在微控制器与多个存储器装置之间进行通信；

将激活信号断言到多个有源上拉装置中的至少一者，所述多个有源上拉装置包含耦合在所述第一线与电压源之间的第一有源上拉装置，以及耦合在所述第二线与所述电压源之间的第二有源上拉装置。

10.根据权利要求9所述的方法，其中将所述第一有源上拉装置和所述第二有源上拉装置的每一者选择为PMOS晶体管。

11.根据权利要求10所述的方法，其进一步包括使第一弱上拉电阻器与所述第一上拉装置并行耦合。

12.根据权利要求10所述的方法，其进一步包括使第二弱上拉电阻器与所述第二上拉装置并行耦合。

13.根据权利要求9所述的方法，其中将所述激活信号断言在所述第一有源上拉装置上导致将所述数据信号拉到逻辑“1”。

14.根据权利要求9所述的方法，其中将所述激活信号断言在所述第二有源上拉装置上导致将所述时钟信号拉到逻辑“1”。

15.根据权利要求9所述的方法，其中选择所述激活信号以提供短暂上拉信号。

16.根据权利要求15所述的方法，其中选择单触发触发器以提供所述激活信号。

17.根据权利要求9所述的方法，其中将所述第一有源上拉装置和所述第二有源上拉装置选择为位于所述多个存储器装置的每一者中。

18.根据权利要求9所述的方法，其进一步包括第一有源下拉装置和第二有源下拉装置，将所述有源下拉装置中的每一者分别选择为耦合在所述第一线与接地电位之间以及所述第二线与所述接地电位之间。

19.根据权利要求18所述的方法，其中将所述第一有源下拉装置和所述第二有源下拉装置选择为位于所述多个存储器装置的每一者中。

20.根据权利要求18所述的方法，其进一步包括短暂地将下拉信号断言在所述第一有源下拉装置上，从而将所述数据信号拉到逻辑“0”。