[发明专利]用于等离子处理系统的最小化掩模的底切及刻痕的方法

说明书

背景技术

等离子处理的发展对半导体工业的增长做好了准备。利用等离子处理系统，基片可变为各种器件，如微机电系统(MEMS)器件。可在一系列操作中处理基片，其中材料被沉积在基片表面并选择性地从基片表面上预先确定的区域移除(蚀刻)以在其上形成沟槽、过孔以及其它特征。

考虑这样的情况，例如，其中硅基片具有绝缘层，且硅层用氟基气体如SF₆、NF₃和/或CF₄蚀刻。该硅层可具有限定可用于蚀刻的区域掩模(如硬掩模或抗蚀剂掩模)。沟槽可在垂直蚀刻期间在未被该掩模覆盖的硅层区域内形成。当该硅层被蚀刻时，横向蚀刻可能无意中发生在该沟槽的侧壁的两边，导致形成一个或多个掩模底切。如此处所讨论的，掩模底切指的是当在沟槽、孔等的侧壁在掩模下面被底切时发生的情况。

当到达绝缘层时，前面提到的蚀刻往往慢下来。本领域技术人员知道，氟基气体是效果较差的绝缘层蚀刻剂，绝缘层可为由有机和/或无机材料形成的电介质。因此，当该氟基蚀刻剂到达该绝缘层时，更深的横向蚀刻可发生在该绝缘层与该硅层的交叉部分，导致在该底部沟槽的侧壁形成刻痕。如此处所讨论的，刻痕指的是靠近或位于该绝缘层的硅层壁内的底切。

为便于讨论，图1显示具有掩模底切及刻痕的硅基片的示例。基片100可包含硅基底层(silicon base layer)102。绝缘层104布置在硅层106下方，硅层可布置在掩模层108的下方。为了蚀刻硅层106，可使用氟基气体以形成沟槽110。当硅层106被蚀刻时，横向蚀刻可发生在沟槽110的侧壁112及114，导致掩模底切116及118。

另外，当到达绝缘层104时，氟基气体可导致沟槽110的侧壁112及114的更深的横向蚀刻而在硅层106内产生刻痕120及122。如上所提到的，用于蚀刻硅的氟基气体混合物是效果较差的绝缘层蚀刻剂，其可导致该氟基气体蚀刻更多的沟槽110的侧壁112及114，导致在硅层106内形成刻痕。

掩模底切及刻痕是不希望发生的，因为掩模底切及刻痕均可导致最终产品(如微机电系统(MEMS)设备)的不可靠性或产量损失。一些制造商试图通过增加该掩模的尺寸来控制掩模底切的影响。通过凭经验确定掩模底切的尺寸，制造商可能会通过提高该掩模的尺寸来补偿该掩模底切，获得更优质器件。然而，较大的掩模通常导致从基片形成的器件较少，因此增加了成本。

其它制造商试图通过采用低频率等离子系统来控制掩模底切和刻痕。尽管，掩模底切和刻痕在高频率等离子处理系统和低频率等离子处理系统中都会发生，但是本领域技术人员明白，在高频率等离子系统中，横向蚀刻分量(component)可能更难以控制，导致更多和/或更深的掩模底切及刻痕。在某些示例中，如果刻痕底切太多硅层，可能会危及其它器件特征。在一个示例中，刻痕124及126连在一起形成贯穿(breakthrough)128，其可导致有缺陷的器件。因此，有些制造商牺牲了用高频率等离子系统如较快的蚀刻器这样的优点，通过恢复到低频率等离子系统，获得对该横向蚀刻分量的控制。

由于硅半导体工业是高度竞争的市场，制造商正在寻求更可行的解决方案来解决该掩模底切及刻痕问题。

发明内容

在一个实施例中，本发明涉及在等离子处理室中用于蚀刻其上具有硅层的基片的方法。该等离子处理室具有底电极以及基片在蚀刻期间设置在该底电极上。该方法包括执行主蚀刻步骤。该方法还包括当到达该硅层内的预先确定的蚀刻深度时，终止该主蚀刻步骤。该预先确定的蚀刻深度为该硅层厚度的至少70％。该方法进一步包括执行过蚀刻步骤。该过蚀刻步骤包括第一工艺步骤、第二工艺步骤以及第三工艺步骤。该第一工艺步骤采用第一工艺制法。该第二工艺步骤采用第二工艺制法。该第三工艺步骤采用第三工艺制法。该第一工艺制法配置为使用施加至该底电极的第一底部偏压水平来执行。该第二工艺制法配置为用施加至该底电极的高于该第一底部偏压水平的第二底部偏压水平来执行。该第三工艺制法配置为用施加至该底电极的低于该第二底部偏压水平的第三底部偏压水平来执行。该第一工艺步骤、该第二工艺步骤以及该第三工艺步骤交替执行多次。该方法又还包括在该硅层蚀刻穿后终止该过蚀刻步骤。