[发明专利]编程非易失性存储器装置

说明书

技术领域

本发明大体上涉及存储器装置，且特定来说本发明涉及非易失性存储器装置。

背景技术

存储器装置通常作为内部半导体集成电路提供于计算机或其它电子装置中。存在许 多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机 存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)以及快闪存储器。

快闪存储器装置已发展成为用于广范围的电子应用的非易失性存储器的普遍来源。 快闪存储器装置通常使用实现高存储器密度、高可靠性以及低功率消耗的单晶体管存储 器单元。快闪存储器的通常用途包含个人计算机、个人数字助理(PDA)、数码相机以 及蜂窝式电话。程序代码和例如基本输入/输出系统(BIOS)的系统数据通常存储在用 于个人计算机系统中的快闪存储器装置中。

两种常用类型的快闪存储器阵列结构是“与非(NAND)”和“或非(NOR)”结构。 命名这些结构是出于以下类似之处：每一结构的基本存储器单元配置分别必须是基本的 与非或者或非门电路。

图1说明典型的现有技术与非快闪存储器阵列的简化图。为了清楚的目的，图1的 存储器阵列未展示存储器阵列中通常需要的所有元件。举例来说，仅展示两个位线(BL0 和BL1)，但实际需要的位线的数目取决于存储器密度。

阵列由以串联串104、105布置的浮动栅极单元101阵列组成。浮动栅极单元101 的每一者在每一串联串104、105中漏极耦合到源极。跨越多个串联串104、105的字线 (WL0-WL31)耦合到一行中的每个浮动栅极单元的控制栅极，以便控制其操作。位线 BL0、BL1最终耦合到检测每一单元的状态的读出放大器(未图示)。

在操作中，字线(WL0-WL31)选择串联链104、105中的个别浮动栅极存储器单 元进行写入或读取，且在通过模式中操作每一串联串104、105中的其余浮动栅极存储 器单元。浮动栅极存储器单元的每一串联串104、105通过源极选择栅极116、117耦合 到源极线106，且通过漏极选择栅极112、113耦合到个别位线(BL0、BL1)。源极选择 栅极116、117由耦合到其控制栅极的源极选择栅极控制线SG(S)118控制。漏极选择栅 极112、113由漏极选择栅极控制线SG(D)114控制。

用于正被编程的快闪存储器单元130-131的选定字线100通常由以大约16V电压开 始的编程脉冲偏置，且可递增地增加到20V以上。用于其余单元的未选定字线通常偏 置于V_pass。这通常在大约9-10V的范围内。待编程的单元的位线通常偏置于0V，而经 抑制的位线通常偏置于V_CC。

随着与非快闪存储器缩小，邻近存储器单元浮动栅极之间的寄生电容耦合成为问 题。浮动栅极到浮动栅极的干扰可引起较宽的V_t分布，但此时需要所述分布较紧密。较 宽的分布可导致编程性能降级以及其它问题。

单电平单元(SLC)与非阵列的这些问题在多电平单元(MLC)阵列中更加严重。 MLC存储器通过针对所存储的每一状态使用不同的阈值电平而在每一单元上存储多个 位。邻近阈值电压分布之间的差异与SLC存储器装置相比通常非常小。因此，MLC装 置中的浮动栅极到浮动栅极耦合的效应大大增加。

出于上述原因，且出于所属领域的技术人员在阅读和理解本说明书之后将明了的下 文陈述的其它原因，此项技术中需要一种使存储器装置中的浮动栅极到浮动栅极耦合的 效应最小的方法。

发明内容

无

附图说明

图1展示典型现有技术与非结构快闪存储器阵列的一部分。

图2展示包含本发明的编程序列的一个实施例的非易失性存储器阵列的一部分。

图3展示根据图2的编程序列的阈值电压分布的图。

图4展示包含本发明的编程序列的替代实施例的非易失性存储器阵列的一部分。

图5展示本发明的编程方法的一个实施例的流程图。

图6展示根据图5的编程方法使用的电压的图。

图7展示本发明的存储器系统的一个实施例的框图。

图8展示本发明的存储器模块的一个实施例的框图。

图9展示包含本发明的编程序列的另一替代实施例的非易失性存储器阵列的一部 分。